在人工智能（AI）、机器学习（ML）和数据挖掘的狂潮中，我们对数据处理的渴求呈现出前所未有的指数级增长。面对这种前景，内存带宽成了数字时代的关键“动脉”。其中，以双倍数据传输速率和更高的带宽而闻名的 DDR（Double Data Rate）技术作为动态随机存取存储器（DRAM）的重要演进，极大地推动了计算机性能的提升。从 2000 年第一代 DDR 技术诞生，到 2020 年 DDR5，每一代 DDR 技术在带宽、性能和功耗等各个方面都实现了显著的进步。
如今，无论是 PC、笔电还是人工智能，各行业正在加速向 DDR5 新纪元迈进。今年，生成式 AI 市场蓬勃发展，用于大型模型应用的 AI 服务器大力推动了对 DDR5 的需求。随着内存市场需求的回暖，内存芯片供应商们已着手在今年第 4 季度全面拉高 DDR5 产能，逐步取代现今的 DDR4。
DDR5 的新时代已经来临，然而，一些挑战也阻碍了产业的进一步发展。
DDR5 时代：超高速性能背后的设计挑战
2020 年 7 月，DDR5 内存技术标准正式发布，标志着内存技术开启了新的篇章。DDR5 以更高的带宽和性能吸引了广泛的关注。与之前的 DDR4 相比，DDR5 的最大优势在于它显著降低了功耗，同时将带宽提升了一倍。具体来看，DDR5 当前发布协议的最高速率已达6.4Gbps，其时钟频率也从 1.6GHz 增加到了 3.2GHz。
当我们深入探究 DDR5 的更多细节时，我们也发现这一新技术带来了一些额外的技术挑战。例如，DDR5 的电源电压相较于 DDR4 的 1.2V 降低了 0.1V，达到了 1.1V，虽然较低的电源电压降低了功耗并延长了电池寿命，但同时也带来了一些技术挑战，比如更容易受到噪声的干扰，这使得信号完整性变得更具挑战性，因为信号开关时电压之间的噪声余量更少，并可能会因此影响到设计。
DDR5 的另一个重大变化是，与 DDR4 的电源管理芯片（PMIC）集成在主板上的方式不同，DDR5 将电源管理 IC（PMIC）从主板上转移到了双列直插式内存模块（DIMM）上。这使得电源管理、电压调节和上电顺序在物理上更接近模块上的存储器件，这也有助于确保电源完整性（PI），并增强对 PMIC 运行方式的控制。
此外，在数据位总数保持不变的情况下，DIMM 的通道数从 1 个通道增加到 2 个通道也是一个重要的进步，通过将数据分成两个较窄的通道传输，可以更有效地生成和分配时钟信号，从而来改善信号完整性。
显然，DDR5 标准的开发也考虑到了信号完整性问题，将 PMIC 转移到模块中也会发挥相应的优势。然而，设计人员仍然需要考虑兼顾电源影响的信号完整性的整体效应。如上文所述，DDR5 具有高达 6.4Gbps 的数据速率和 3.2GHz 系统时钟频率，电源噪声在这种高速操作中可能会引发更明显的问题，对系统性能和稳定性造成影响。如果分别进行电源完整性和信号完整性分析，就可能会遗漏电源噪声引起的问题。
因此，要想充分发挥 DDR5 的性能，必须在系统的所有关键点包括芯片、封装和 PCB 进行兼顾电源影响的信号完整性分析。但是，进行这种层面的分析是一项复杂的任务，它对底层计算平台如用于仿真分析的硬件、软件工具都有很高的要求，也会使得总体的设计时间变得更长，增加了设计的难度和复杂性。
充分释放 DDR5 的潜力，Cadence 的妙计
早在 2005 年，“兼顾电源影响”这一概念首次亮相，它是一种能够同时分析信号与电源噪声的先进信号完整性仿真方法（图 1）。兼顾电源影响的信号完整性解决方案必须考虑反射、串扰、时序和其他效应，并配备相应的仿真和规则检查技术。值得注意的是，要想有效地实施兼顾电源影响的信号完整性仿真，需要在规则检查和布线后的分析阶段进行，因为平面和信号的相互作用/耦合发生在布线完成之后。
因此，一个完整的兼顾电源影响的解决方案往往需要提供：
图 1：兼顾电源影响的信号完整性仿真结果
尽管市场上的许多工具都支持基本的兼顾电源影响的 I/O 建模标准，不过，随着内存接口技术的不断发展，市场对信号完整性工具的要求也日益严格，能实现在芯片、封装和 PCB 上的耦合信号、电源和接地信号的准确提取的工具却是凤毛麟角。
在这方面，作为电子设计自动化（EDA）仿真领域的领军企业，Cadence 推出的 Sigrity X 技术则是针对 DDR4 和 DDR5 提供了真正的兼顾电源影响的信号完整性分析。
Sigrity X 技术不仅实现了芯片、封装和 PCB 上的耦合信号、电源和接地信号的精确提取，还能同时针对反射、损耗、串扰和同步开关输出（SSO）效应进行高效仿真。采用 Sigrity 技术的设计人员能迅速将晶体管级模型转换为考虑电源影响的行为级 IBIS 模型，从而在几个小时之内就能提供精准、高效且全面考虑电源影响的仿真，大大缩短了原本需要数天的设计周期。（图 2）
图 2：用于 PCB 和 IC 封装的 Cadence 信号完整性和电源完整性工具
Sigrity X 技术简化了工作流程，提供设计同步快速仿真和用于最终验证的签核级准确度。信号、功率和热问题可以在每个设计阶段予以解决，从而降低了设计和分析团队间的迭代次数。设计人员可以在设计画布内运行签核级引擎来进行高精度的仿真，从而提供高质量的设计，供分析团队进行验证。之后，分析团队利用 Sigrity 大规模并行仿真引擎进行全系统仿真，确保整个“芯片-封装-PCB-外壳”符合设计规范，并为签核做好准备。
这些优势使得 Sigrity X 成为 DDR5 内存和 112G 接口的最佳解决方案。其黄金标准的互连建模，结合了串行器/解串器（SerDes）分析和支持 IBIS 算法建模接口（AMI）的时域仿真（电路和通道仿真），赋予 Cadence 独一无二的优势，从而能提取和接口合规性签核提供完整的解决方案。
进一步的，Sigrity XtractIM 和 Clarity 3D Solver 技术可以配合使用，这让工程师们能够针对各种类型的封装创建出包含耦合信号、电源和接地互连模型的完整封装模型，有效弥补了封装设计和封装表征之间的差距。
此外，Sigrity SystemSI 技术支持快速连接兼顾电源影响的 IBIS 模型和兼顾电源影响的互连模型，设计人员通过这一技术，可以迅速确定出最坏的情况，与 JEDEC 标准进行比对，确保 DDR4/DDR5 接口（包括比特误码率要求）符合所有相关规范。
图 3 是 Cadence 兼顾电源影响的检查和仿真流程，这与传统的约束驱动的设计流程（图 4）形成了鲜明对比。传统的约束驱动的设计流程主要包含四个部分：预布局布线、约束形成、规则检查和布线后验证。
图 3：Cadence 兼顾电源影响的约束驱动的流程
VS
图 4：传统的约束驱动的设计流程示例
当前的众多现行仿真技术中，信号分析和电源分布网络（PDN）之间常常存在脱节，也会存在一些其他缺点。通常情况下，根据 SPICE 模型的复杂性不同，有时会使用时域仿真来生成准确的电阻/电感/电容（RLC）模型，而有时则会假设一个理想的接地平面。由此得出的时域模型是基于仿真提取的简单频率响应，虽然较为便捷，但是在准确性方面略有不足，而对于更高的频率，工程师会使用通过混合求解器创建的 S 参数。
其实还有一种高效的方法是利用有限差分时域（FDTD）方法与混合求解器相结合，从而将覆盖范围扩大到信号、电源和接地线。
这一方法的成功实践案例是 Cadence 的 Sigrity SPEED2000 引擎工具，它集成和整合了若干个求解器的输出，以此解决电路布线以及传输线和电磁场问题，能更好地展示数据和电源/接地平面之间在不同时间的相互作用。并使用 FDTD 方法来分析 IC 封装和 PCB 的布局。为电路设计的进一步优化提供了重要的参考依据。
当进入到最终的签核阶段，工程师通常倾向于使用 3D 全波建模方法以获得更高的准确度。但这会消耗更多的计算资源并且增加仿真的时间。为了缓解这个问题，可以采用分割和并行化技术。在这方面，通过使用 Clarity 3D Solver 进行基于有限元分析（FEM）分析，然后再结合 Sigrity XtractIM 技术，最终，各个分析结果被重新组合，形成一个基于频率响应的 S 参数模型，从而实现对整个系统或设计的深入和精确分析。
总结
科技的每一次飞跃，在带来技术提升的同时，也不可避免地为设计者埋下了新的挑战。在迈向 DDR5 内存的新时代和新挑战的路上，有了 Cadence Sigrity X 这把锐利的“利刃”于手，工程师们可以坦然应对信号完整性的各种复杂问题，确保产品不仅与规格相符，更在性能上大放异彩，为未来创新之路再添一砖。
