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作者：电子创新网张国斌

在人工智能时代，计算需求急剧增加，芯片的晶体管数量不断攀升，GPU（图形处理单元）芯片在未来可能需要包含上万亿个晶体管。这一目标的实现离不开先进封装技术的支持，在第十六届集成电路封测产业链创新发展论坛同期召开的芯片设计与先进封装技术专题论坛上，芜湖立德智兴半导体有限公司CTO 李元雄人分享了万亿晶体管的GPU芯片如何通过先进封装技术实现，并展望了未来发展方向。

李元雄指出人工智能的发展依赖于算法、算力和数据三个基石。随着算法的复杂性和数据量的增加，计算能力的提升变得至关重要。从1960年代集成电路发明至今，算力增长了千亿倍，相当于接近人脑的计算能力。未来的人工智能应用，如实时语音对话、自动驾驶和智能翻译等，都需要极高的计算能力，这推动了对万亿晶体管芯片的需求。

|万亿晶体管的芯片设计

他表示i要实现万亿晶体管的集成，关键在于垂直堆叠（3D）和水平扩展（2D、2.5D）两种方法。垂直堆叠通过增加芯片层数来提升集成度，水平扩展通过扩大芯片的面积来容纳更多的晶体管。

目前主要采用的先进封装技术有：

1、Foveros技术：英特尔的Foveros技术使用有源转接板，实现芯片的三维堆叠，通过XY和Z轴的延伸，增加互连密度。

2、SoIC技术：台积电的SoIC技术取消了凸点，通过混合键合技术提高了堆叠效率，互连密度达到了每平方毫米100万个连接点。

3、CoWoS技术：（Chip-on-Wafer-on-Substrate）是台积电推出的 2.5D封装技术，CoWoS是把芯片封装到硅转接板（中介层）上，并使用硅转接板上的高密度布线进行互连，然后再安装在封装基板上，如下图所示。

CoWoS主要用于高性能计算的2.5D封装技术，将多个芯片集成在一个硅中介层上，适用于高端GPU芯片。

4、InFO技术：集成扇出型封装技术，是台积电（TSMC）于2017年开发出来的FOWLP先进封装技术，是在FOWLP工艺上的集成，可以理解为多个芯片Fan-Out工艺的集成 ，而FOWLP则偏重于Fan-Out封装工艺本身。

InFO给予了多个芯片集成的空间，可应用于射频和无线芯片的封装，处理器和基带芯片封装，图形处理器和网络芯片的封装。下图为FIWLP，FOWLP和InFO对比示意图。 

InFO是较经济的封装技术，适用于消费电子产品，通过无硅中介层的封装方式降低成本。

李元雄指出先进封装技术的实现依赖于高密度硅通孔（TSV）和高精度纳米级混合键合（Hybrid Bonding）等关键技术。TSV通过等离子刻蚀实现高密度互连，混合键合则通过铜柱和二氧化硅界面的键合，保证芯片的高效堆叠和互连。此外，2.5D封装的Interposer工艺流程相对简单，但需要精密的制造技术以保证芯片的可靠性和性能。

|经济高效的封装技术--扇出型晶圆级封装

李元雄特别指出扇出型晶圆级封装（Fan-out WLP）通过重构晶圆实现芯片的高效排列和封装，是一种适合本土芯片采用的经济高效封装方法。

扇出型晶圆级封装封装技术具有以下几方面的优势：

1. 高密度和小尺寸

扇出型封装可以实现高密度的互连，不需要中介层（如硅中介层），这使得其互连密度高于传统的封装技术。此外，扇出型封装可以显著减小封装后的芯片尺寸，因为它不需要在芯片周围保留过多的引脚或连接区域。这对于小型化和集成化要求高的现代电子产品非常重要。

2. 优秀的电性能和热性能

由于扇出型封装中互连线的长度较短，可以有效降低电感和电阻，从而提高电性能。这对于高频、高速信号传输尤为重要。此外，扇出型封装能够更好地散热，因为芯片和封装基板之间的热阻较低，有助于提升整体的热管理性能。

3. 成本效益

与传统的2.5D和3D封装技术相比，扇出型封装不需要昂贵的中介层和复杂的制造工艺，因此在成本上具有优势。特别是对于大规模生产的消费类电子产品，扇出型封装提供了经济高效的解决方案。

4. 高集成度

扇出型封装技术支持多个芯片的集成，可以将不同功能的芯片（如处理器、存储器、传感器等）集成在一个封装中，形成系统级封装（SiP），提高了系统的集成度和功能多样性。

 5. 灵活性和设计自由度

他还补充说扇出型封装在设计上具有较大的自由度，可以根据具体需求调整芯片的位置和互连方式，从而优化封装的性能和功能。另外该技术可以通过增加芯片数量和调整封装布局，轻松扩展系统的性能和功能，满足不同应用场景的需求。

6. 可靠性

由于扇出型封装减少了机械应力和热膨胀系数的差异，提升了封装的可靠性和长期稳定性。特别是在移动设备和消费电子产品中，这种高可靠性尤为重要。

|立德智兴在扇出型晶圆级封装上的创新

李元雄表示芜湖立德智兴半导体在实现扇出型晶圆级封装技术上进行了多项创新，主要的创新亮点是：

 1. 重构晶圆工艺（RW工艺）

据他介绍芜湖立德智兴半导体开发了一种关键设备，用于实现重构晶圆（Reconstituted Wafer）的工艺步骤。该设备能够在临时晶圆上覆盖一层膜，并按照特定规则重新排列芯片。重构晶圆工艺包括塑封、去除临时晶圆、在塑封原片上布线和Bump，最后进行切割。这种工艺非常简洁、高效且成本较低。

2. 自动光学检测和红外检测

此外，为了确保芯片的高可靠性，芜湖立德智兴半导体与华天科技合作开发了一种包含自动光学检测和红外检测功能的设备。传统的光学检测只能看到可见光下的缺陷，而红外检测可以发现普通光学检测无法察觉的隐裂。这种检测对于保证芯片的长期可靠性至关重要。

3. 高精度设备开发

另外，芜湖立德智兴半导体开发了专门的设备，能够在高度洁净的环境（如Class 10级的洁净室）中工作。这些设备不仅能自动化处理芯片的分选和放置（Pick and Place），还集成了六面自动光学检测功能，能够高效且精准地处理每小时5K到10K的芯片。

4. 八爪鱼旋转机构

为提高分选和放置的效率，芜湖立德智兴半导体开发了八爪鱼旋转机构。该机构每个爪子转30度即可抓取一个芯片，而不是传统的每次只抓一个芯片来回摆动。这大大提高了处理速度和效率。

5. 高效空气流通设计

为了减少设备运动部件产生的灰尘和颗粒，芜湖立德智兴半导体在设备设计上注重空气流通的优化，将运动部件尽量包裹起来，并设计了高效的灰尘去除系统。这些设计确保了设备在高洁净环境中的可靠运行。

通过这些创新，芜湖立德智兴半导体在扇出型晶圆级封装技术上取得了显著进展，为高性能和高可靠性的芯片制造提供了坚实的技术支持。这些技术不仅提高了封装效率，还降低了成本，为广泛应用于消费电子和高性能计算领域提供了可能性。

李元雄指出随着半导体工艺演进到2nm甚至1.6nm以及更高级工艺，传统 单芯片封测已经面临巨大的挑战，需要先进封装来延续半导体未来发展，他认为未来的先进封装要“集成一切IOA”！把包括硅器件、传感器、执行器、无源器件、光电子器件、量子器件在内的器件都以先进封装的手段集成在一起，这就是我们超越摩尔定律的不二选择。

“本来封装领域中国与世界的差距就小，我们的长电、华天、通富、华进全部在先进封装上进入了国内领先甚至是国际同行先进的行列，所以这对中国来说是一个绝好的换道超车的机会！”他总结说。

注：本文为原创文章，未经作者授权严禁转载或部分摘录切割使用，否则我们将保留侵权追诉的权利

作者：电子创新网张国斌

7月12日，第十六届集成电路封测产业链创新发展论坛及第二届集成电路产才融合发展大会在苏州召开，在同期召开的芯片设计与先进封装技术专题论坛上，与会专家就先进封装技术发展和趋势进行了研讨。

芯和半导体联合创始人、总裁代文亮博士发表了《Chiplet先进封装设计探索与多物理场仿真》的主题演讲。

“摩尔时代很痛苦，随着工艺从3nm到2nm再往下原子级别，从工艺研发的角度很痛苦，另外是成本痛苦，基本上只有大厂才能玩得转，3nm、2nm几千万美元的NRE费用不是一般小厂可以承担的。”他分析说。

他指出在当今的科技领域，人工智能（AI）和高性能计算（HPC）正迅速发展，对芯片技术提出了更高的要求。传统的SoC（系统级芯片）在应对这些需求时已显得力不从心。Chiplet技术作为一种新兴的解决方案，通过将不同功能模块集成在一起，提供了更高效、更灵活的芯片设计方式。

|发展Chiplet技术的必要性

代博士表示，Chiplet是AI大算力芯片的必走之路，传统算力架构存在“存储墙”，数据读写导致额外功耗，需探索新型架构。存内计算和近存计算架构是当前考虑提升能效比的最有效途径。3DIC Chiplet、HBM与异构集成等多领域技术融合，协同提升高能效算力。他从算力、成本、设计周期等角度分析了发展Chiplet技术的必要性。

1. 算力需求的提升 

他指出随着AI和HPC的发展，计算能力的需求不断攀升。传统的SoC难以满足这些需求，而Chiplet技术通过将计算、存储、I/O等模块集成在一起，能够更有效地提升整体算力。Chiplet技术还允许不同功能模块的自由组合，实现了高度灵活的芯片设计，满足了多样化的应用场景。

2. 成本和良率的优化

在摩尔定律逐渐失效的背景下，继续缩小制程节点变得越来越困难和昂贵。3nm和2nm制程的研发成本巨大，只有少数大厂能够承担。而Chiplet技术通过模块化设计，可以使用较大的芯片组件，降低了单个模块的复杂度和制造难度，从而提高了良率并降低了整体成本。

3. 设计周期的缩短

 传统SoC的开发周期较长，而Chiplet技术由于其模块化设计，允许不同模块的并行开发和测试。这样，芯片的发布周期可以大大缩短，提高了市场响应速度和竞争力。例如，英特尔、英伟达等公司通过Chiplet技术实现了更快的产品迭代周期。

|Chiplet技术面临的挑战

他也分析了Chiplet技术面临的挑战，主要有三点：

1. 高密度和高互联

Chiplet技术需要在有限的空间内实现高密度的功能模块集成，这带来了互联复杂度的显著提升。如何在保持性能的同时，确保不同模块之间的高效互联，是Chiplet设计的一个重大挑战。

2. 电、热、应力等多物理场的综合考虑

在Chiplet设计中，不同模块之间的电、热、应力等物理场的相互影响非常复杂。需要综合考虑这些因素，确保整个系统的稳定性和可靠性。这不仅增加了设计难度，也对仿真工具和方法提出了更高的要求。

3. 标准化和兼容性

他指出Chiplet技术的广泛应用需要建立统一的标准，以确保不同模块之间的兼容性和可互操作性。目前，各大厂商在标准化方面还需进一步协同和推进。

大家都知道，Chiplet技术标准是推动Chiplet技术发展和应用的重要基础。当前，全球范围内已经有一些知名的Chiplet技术标准被提出和采用，如UCIe和国内Chiplet技术标准等，这些标准涵盖了Chiplet之间的物理连接、数据传输以及封装等多个方面，为Chiplet技术的应用提供了全面的解决方案。

1. UCIe（Universal Chiplet Interconnect Express）

概述：UCIe是由Intel、AMD、ARM、台积电、三星等十个芯片巨头联合推出的Chiplet标准，旨在通过统一的接口规范促进Chiplet技术的普及和应用。

特点：UCIe标准涵盖了物理层、链路层和通讯协议层等多个层面，为Chiplet之间的互连提供了全面的解决方案。它支持高速、低功耗和低延迟的数据传输，适用于各种不同类型的Chiplet。

影响：UCIe标准的推出加速了Chiplet技术的发展和应用，为芯片产业带来了新的机遇和挑战。

2. 国内Chiplet技术标准

概述：2022年12月16日，在第二届中国互连技术与产业大会上，国内集成电路领域相关企业和专家共同主导制定的《小芯片接口总线技术要求》团体标准正式发布，这是国内首个原生Chiplet技术标准。

特点：该标准针对国内芯片产业的实际情况和需求进行制定，旨在解决国内芯片企业在应用Chiplet技术时面临的关键技术问题，推动国内芯片产业的快速发展。

意义：国内Chiplet技术标准的出台，不仅有利于国内芯片企业掌握核心技术，提高自主创新能力，还有助于降低对国外技术的依赖，保障国家信息安全。

3. 其他Chiplet技术标准

除了UCIe和国内Chiplet技术标准外，还有一些其他的Chiplet技术标准正在研究和制定中。这些标准可能针对不同的应用场景和需求进行定制，以满足芯片产业的多样化需求。

|芯和半导体针对Chiplet技术的解决方案

代博士表示芯和半导体在Chiplet技术方面提供了全方位的解决方案，以应对上述挑战，主要有：

1. 多物理场仿真工具

芯和半导体开发了先进的多物理场仿真工具，能够同时考虑信号完整性、电源完整性以及电热耦合效应等因素。该工具在精度和速度上具有显著优势，能够在短时间内完成复杂的仿真任务，帮助设计师快速验证和优化设计。

2. 模块化设计与系统架构探索 

芯和半导体提供了一整套的Chiplet模块化设计和系统架构探索方案。通过细致的架构设计和模块选型，确保不同模块之间的高效协同和可靠性。该方案还包括可靠性验证和协同分析，确保设计的可行性和优化性。

3. 产业生态建设

芯和半导体积极参与Chiplet技术的标准化工作，与国际和国内多家厂商合作，推动产业链的协同发展。通过构建完整的产业生态系统，包括EDA工具、Fabless公司和封装厂商的合作，确保从设计到制造的全流程优化。

代博士表示芯和半导体正在积极建设Chiplet集成系统产业生态，产业生态主要从工艺、接口、格式、信号互连考虑。“我们芯和EDA工具支持台积电、三星、英特尔和ASE的先进封装工艺，也支持HBM2/2E/3/3E、GDDR6/5/4、PCIe等接口规范。产业生态EDA、Fabless然后厂商拉通，建模、设计、仿真等全流程拉通。从芯片工艺到芯片封装、模组到PCB到应用系统，我们提供的是整个EDA 信号解决方案。”他总结说，“人工智能和HPC需要Chiplet全链条拉起来，所以我们打造了Chiplet先进封装的平台。目前，人工智能对HPC高性能计算越来越重要，Chiplet是它的解决之道。随着这些技术和解决方案的不断完善，Chiplet技术将在未来的芯片设计中发挥越来越重要的作用。”

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产品发布

我司荣幸地宣布一项具有里程碑意义的技术成果：经过团队的不懈努力和深入研究，我们成功研发出了业界首颗高性能8发8收CMOS工艺4D成像雷达射频单芯片。目前芯片测试性能优异，已经在Tier1开始正式送样，调试开发。

这一创新成果不仅彰显了圭步微电子在高性能4D毫米波雷达芯片（77GHz）领域的领先地位，更标志着我们在毫米波射频及算法等关键技术领域的重大突破。我们相信，随着该芯片的问世，将给高阶智能驾驶领域带来深远的影响。

技术优势

该芯片是完全自主研发的车载77GHz高性能4D成像毫米波雷达芯片，是业界首颗采用CMOS工艺开发的8T8R 单芯片，是业界唯一能够单片支持4D成像雷达以及卫星雷达头系统架构的单芯片。该芯片优势主要体现在以下几个方面：

01 性能提升

SNR(信噪比)性能更好：相比目前市场主流产品，更高的输出功率(14dBm)、更低的NF(12dB)，同时支持LoP封装，提高整体SNR。这意味着在相同的角分辨率和视场角(FOV)下，采用LOP技术的4D毫米波雷达能够实现更远的最大检测距离。

热管理更容易：由于发射元件位于封装的底部，顶部可以更容易地放置散热器，从而提高热管理效率，确保雷达在长时间运行下的稳定性和可靠性。

辐射隔离性能更好：增强了从MMIC到3D天线的隔离，降低了电磁干扰(EMI)和电磁兼容(EMC)问题。

02 成本降低

该芯片为8T8R单芯片，实现了当前市场上可量产的最大单芯片通道数，且拥有能够4D成像的足够的点云数。

该芯片采用独创的级联技术，支持更高通道数的级联(16T16R、24T24R、48T48R)，很关键的是，可以采用便宜的FR4 PCB基板材料，不需要额外的高频板材，从而降低了PCB的总成本。

物料管理费用减少：针对不同应用场景，若采用LoP封装的芯片，可以共用同一块PCB设计，仅通过更换波导天线即可实现不同视场角的雷达，这减少了PCB版本数量，降低了物料管理费用。

03 尺寸缩小

传感器尺寸缩小：是业内能够支持8T8R 64个虚拟通道的最小尺寸的单芯片方案；同时支持LoP封装形式，采用3D波导天线，将进一步减小雷达系统尺寸(对比行业标杆T*2544方案将传感器尺寸缩小了30%)，有利于实现更紧凑的雷达系统设计。

04 软硬件协同优化

高效算力利用：支持卫星架构的雷达系统，并且芯片内部支持数据预处理，降低了高吞吐数据带来的Serdes传输成本，可以充分利用域控制器的算力冗余进行数据处理，降低了端侧硬件成本。

来源：圭步微电子

稿源：美通社