作者：电子创新网张国斌
在半导体工艺演进到2nm，1nm甚至0.7nm等节点以后，晶体管结构该如何演进？2017年，imec推出了叉片晶体管（forksheet），作为环栅（GAA）晶体管的自然延伸。不过，产业对其可制造心存疑虑，根据imec在2025年VSLI研讨会上的最新声明，这家研究巨头开发了一种全新的尖端叉片晶体管设计方法，解决了制造难题，这将推动晶体管的未来持续发展。
叉片晶体管（Forksheet）是一种先进的晶体管架构，是纳米片晶体管（Nanosheet FET）的延伸和发展，主要用于实现更小的晶体管尺寸和更高的集成密度，以满足未来半导体工艺中对微缩的需求。叉片晶体管的核心特点是其分叉式的栅极结构。在这种结构中，n型晶体管（nFET）和p型晶体管（pFET）被集成在同一结构中，但由绝缘壁（如氧化物或氮化物）隔开。这种设计允许nFET和pFET之间的间距进一步缩小，从而减少标准单元的面积。
叉片晶体管通常基于纳米片堆叠技术，纳米片作为晶体管的沟道部分，其厚度和宽度可以精确控制，以实现更好的静电控制和更高的驱动电流。叉片晶体管可以实现垂直堆叠，即多个晶体管层叠在一起。这种堆叠方式进一步提高了晶体管的密度，同时减少了芯片的横向面积。
相比传统的FinFET和纳米片晶体管，叉片晶体管能够显著减少nFET和pFET之间的间距，从而在相同的芯片面积上容纳更多的晶体管。例如，IMEC的2nm叉片晶体管设计中，接触栅间距（CPP）为42nm，金属间距为16nm，相比纳米片晶体管的45nm CPP和30nm金属间距，面积进一步缩小。
由于叉片晶体管的结构允许更紧密的器件布局，其寄生电容更低，从而提高了器件的性能。据IMEC的研究，叉片晶体管相比纳米片晶体管可以实现约10%的性能提升。
叉片晶体管被认为是未来1nm及以下技术节点的有力候选架构。它能够将纳米片晶体管的可微缩性进一步延伸，为半导体工艺的持续发展提供了新的方向。
根据imec的一篇最新论文，imec的研究人员引入了一种名为“外壁叉片”（outer wall forksheet）的新型晶体管布局，预计该布局将从A10代（1纳米，10埃）开始一直使用到A7代。
从这些外壁叉片晶体管的量产中获得的知识可能有助于下一代互补场效应晶体管（CFET）的生产。
目前，领先的芯片制造商——英特尔、台积电和三星——正在利用其 18A、N2 和 SF3E 工艺技术，从 FinFET 晶体管过渡到 GAA 晶体管。GAA 晶体管结构允许电流流过水平堆叠的硅层，这些硅层四周均被材料包裹，从而减少漏电。这可以更好地控制性能和功耗，并实现更小的单元尺寸。然而，据 imec 称，使用这种方法进行三代以上的扩展非常困难。
Imec 的逻辑技术路线图展示了纳米片 (nanosheet) 时代从 2nm 延伸到 A10 节点，并采用外壁叉片 (forksheet)，之后过渡到 A7 及更高节点的 CFET（已在 VLSI 2025 大会上展示）。
（图片来源：Imec）
下一个主要架构——CFET——采用 n 型和 p 型晶体管的垂直堆叠，本质上允许两个晶体管容纳在一个晶体管的面积内，同时提升性能并降低功耗。然而，CFET 的生产难度极高，因此像 Imec 这样的芯片制造商和研究人员打算使用叉片晶体管作为 GAA 晶体管和 CFET 之间的过渡步骤。
不过2017 年提出的叉片设计初始版本似乎过于复杂，无法以可接受的成本和良率进行制造。现在，Imec 推出了其叉片晶体管设计的改进版本，该设计有望更易于制造，同时仍能为下一代工艺技术提供功率、性能和面积优势。
外壁叉片晶体管的量产经验，将为未来十年最终向CFET的过渡提供参考。这不仅有助于外壁叉片晶体管成为通向CFET的桥梁，还能为其制造方式提供参考。
叉片晶体管
叉片晶体管旨在将GAA晶体管的功能扩展几代，直到CFET在2030年代的某个时候不可避免地占据主导地位。内壁叉片晶体管设计在晶体管沟道之间（或旁边）放置一层介电壁，从而允许更紧密地放置n型和p型器件，且不会产生电气干扰。这种晶体管设计能够实现更紧密的间距和更紧凑的布局，同时重用现有纳米片流程中的许多制造步骤。
最初的叉片设计（称为内壁叉片）在栅极图案化之前，将介电壁放置在标准单元内部的nMOS和pMOS器件之间。然而，尽管理论上可能有效，但这种内壁结构面临着与可制造性相关的问题。
内壁叉片器件的TEM图像。
（图片来源：Imec）
为了达到90纳米的单元高度，内壁叉片的绝缘隔板需要非常窄，大约8到10纳米。由于该隔板是在栅极图案化之前放置的，因此它会暴露在每一个后续的工艺步骤中，这可能会对其造成腐蚀。这对所用材料提出了严格的要求。
此外，由于掩模必须与薄壁精确对齐，n型和p型区域的选择性特征放置变得困难。在大多数电路中，两种晶体管共用一个栅极，但壁会阻挡这种连接，除非栅极延伸到其上方，这会增加不必要的电容。
最后，内壁叉栅仅覆盖沟道的三面，与 GAA 设计相比，其控制能力有所减弱，尤其是在沟道长度缩短的情况下。
鉴于制造内壁叉片的潜在困难，imec 的工程师决定重新设计布局，并提出了所谓的外壁叉片。
此更新版本将绝缘隔板（或壁）重新定位到相邻标准单元之间的边缘。它不再将同一单元内的不同极性隔开，而是将同极性器件跨单元边界隔开。这种布局使壁厚能够加宽至约 15 纳米，而不会影响紧凑的单元高度。
它还允许在工艺流程的后期，即在源极/漏极形成和纳米片沟道释放等关键步骤之后构建势垒。因此，势垒可以避免早期步骤造成的损坏，并且可以使用成熟的二氧化硅材料和工具来构建。
由于现在的壁厚为 15 纳米，这可能会影响晶体管密度，因为外壁叉片器件比内壁叉片晶体管更大。然而，外壁叉片晶体管提供的可制造性和性能优势可能超过初始版本的潜在优势。
改进的可制造性
除了引入外壁之外，这种变化还带来了两个重要优势：更简单的制造和更好的栅极集成度。栅极电极现在可以连接两种类型的晶体管，而无需跨越势垒，从而简化了电路设计。
此外，在最后几步中将分隔器微调几纳米，使栅极能够包裹更大范围的沟道。模拟表明，由于改进了电气控制，去除 5 纳米的壁厚可使驱动电流增加约 25%，从而提升性能。
内壁（左）和外壁（右）叉片架构示意图（VLSI 2025 上展示）。
这是内壁（左）和外壁（右）叉片结构的示意图。（图片来源：Imec）
外壁叉片晶体管的另一个优势是能够更好地向沟道施加机械应力。在早期阶段，保护性掩模覆盖了稍后放置壁的区域。该掩模下方的硅作为源极和漏极区域周围生长的连续晶体模板。
这种连续结构允许应变诱导材料（例如用于p型器件的硅锗）直接向沟道施加压应力，从而提高空穴迁移率和驱动电流，从而提升性能。
早期的设计，包括GAA纳米片和初始叉片，都缺乏这种应变连续性。由于缺乏引导结构，材料生长过程中会形成不必要的垂直失配，从而降低机械应力并损害性能。新设计避免了这些缺陷，从而能够通过应变技术持续增强电流。
令人鼓舞的结果
据Imec称，通过模拟存储器布局和振荡器电路进行的测试证实了其优势。在静态存储单元中，由于同类器件的封装更紧密且栅极间距减小，A10 的新版图与 A14 纳米片设计相比，面积减少了 22%。
振荡器测试结果表明，在施加最大应变的情况下，新版图的性能与 A14 和 2 纳米设计相当甚至更高。在没有应变的情况下，驱动电流下降了约 33%。
叉片晶体管的制造经验与 CFET 的开发密切相关，因为许多工艺步骤、材料和设计理念相互重叠。叉片晶体管将 p 型和 n 型器件并排放置。相比之下，下一代 CFET 则垂直堆叠了两种不同类型的晶体管，尽管基本技术相同。
为此，imec 目前正在研究如何将这种版图应用于未来的 CFET 设计。研究人员认为，其最新的叉片设计可以作为未来垂直器件架构的过渡，为下一代工艺技术提供更平稳的演进路径。（根据互联网信息编辑）
