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作者：安森美

无人机以高效创新的方案，改变了多个行业的格局。在农业领域，无人机助力精准农业、作物监测和牲畜追踪。工业部门利用无人机进行现场勘测、基础设施检查和项目监控。无人机还在革新配送服务，尤其在向偏远地区运送包裹、医疗用品和紧急援助物资方面表现出色，本文将重点介绍其系统实现。

无人机的众多应用

1.测绘无人机

这类无人机配备了高分辨率相机和深度传感器，能够为建筑、采矿和环境监测等领域创建详细的地图和 3D 模型。

2.巡检无人机

这类无人机借助热像仪和传感器检查桥梁和管道等基础设施，能够提供实时数据，并发现裂缝和腐蚀等问题。

3.农业无人机

这类无人机利用多光谱传感器监测作物健康状况、管理灌溉，以及喷洒农药或肥料，助力精准农业发展。

4.配送无人机

这类无人机专为货物运输而设计，适用于物流、医疗保健、电子商务等领域，可实现快速高效的配送服务。

5.监控与安防无人机

这类无人机配备高清相机和热成像技术，能够监控大范围区域和检测入侵行为，从而增强安全性。

6.重载无人机

这类无人机载重能力出色，可在建筑、救灾和物流领域用于运输物资和设备。

7.环境监测无人机

这类无人机用于监测空气和水质，以及野生动物种群，为研究和保护工作提供数据支持。

8.应急响应无人机

在紧急情况下用于运送医疗物资、寻找幸存者和评估损失；借助热像仪和扬声器提升救援行动的效率。

9.建筑无人机
这类无人机用于勘察现场、监测施工进度和开展安全检查，能够提供实时数据和高分辨率图像，从而实现更高效的项目管理。

无人机分类

表 1.不同类型无人机的优缺点比较

无人机自主导航系统

图像和深度传感器是无人机导航系统不可或缺的一部分， 它们为无人机提供环境感知和交互所需的关键数据。 图像传感器（例如高分辨率摄像头） 通过检测和追踪视觉地标来支持视觉导航， 这在没有 GPS 的环境中尤其有用。 这些传感器让无人机能够识别障碍物， 沿着指定路线飞行， 并根据视觉输入进行实时导航调整。

图像传感器捕获的视觉数据由先进的计算机视觉算法进行处理， 使无人机能够解读复杂的场景并做出明智的决策。 相反，深度传感器通过发射激光脉冲并测量反射信号， 来生成周围环境的精确 3D 地图。

这项技术使无人机即使在光线不足或视觉干扰严重的环境下， 也能高精度地穿越复杂地形并避开障碍物。 通过先进的传感器融合技术， 将图像传感器和深度传感器的数据进行整合， 能增强无人机的态势感知能力， 使无人机具备避障、 精确导航和自主决策等复杂功能。 视觉和深度感知的结合， 对于无人机在多样化和具挑战性的环境中高效可靠地作业至关重要。

基于 GPS 的导航是无人机导航系统的另一大基石， 它借助全球定位系统确定无人机的精确位置， 并引导无人机飞向预先设定的航路点。 GPS 能提供可靠的定位数据， 这对于无人机在户外应用中保持航向和准确抵达目的地至关重要。 该系统的工作原理是接收多颗卫星发出的信号， 然后通过三角测算法确定无人机的精确位置。 

然而， 在某些环境中， 比如在室内、 茂密的森林里或在高楼大厦阻挡信号的城市峡谷地带， GPS 信号可能会受到干扰或根本无法接收到信号。 为了克服这些局限性， 可以将 GPS 与图像传感器、 深度传感器等其他传感器相结合， 以确保无人机实现持续且精确的导航。

这种混合导航方式使无人机能够在不同的导航方法之间无缝切换， 从而增强其在各种场景下的作业灵活性和可靠性。 通过将 GPS 数据与实时传感器输入相结合， 即使在 GPS 信号微弱或丢失的情况下， 无人机也能保持精确的定位和导航， 确保在各种环境中都能持续稳定地工作。

无人机感知系统

为无人机选择图像传感器时， 务必要考虑应用的具体条件和要求。 通常，一个系统可能会使用六到八个传感器， 但使用多达十二个传感器的情况也并不少见。 

全局快门传感器能够同时捕捉整个画面， 非常适合用于拍摄移动物体， 因为它们可以避免图像失真和运动伪影。 这对于测绘、 勘察和工业巡检等对精度要求极高的应用尤为重要。 通过同时捕捉整个画面， 全局快门可以防止卷帘快门中常见的“果冻效应” 和运动模糊等失真。

• 低功耗图像传感器具有多项优势，其功耗低，还能部署在多个位置，从而可以提供场景的全面视图。

• 高动态范围 (HDR) 相机在无人机技术中至关重要，可在不同的光照条件下捕捉到细节丰富、准确清晰的图像。这种相机能够平衡明暗区域的曝光度，确保在复杂的光线条件下也不会遗漏任何细节。

• 高分辨率：2000 万像素的 Hyperlux AR2020 将进一步增强这些能力，使巡检和勘测工作能够更细致、精确地开展。

• 拓展视野：借助 SWIR 图像传感器，实现超越可见光范围的观测。

作者：电子创新网张国斌

在日益复杂的无线通信系统中，如何在工艺受限的环境下实现高性能、低功耗的数字信号处理（DSP）成为芯片架构师面临的重要挑战。在第五届RISC-V中国峰会前沿创新技术分论坛上芯昇科技高级专家、中国移动拔尖人才李高山发表了题为《DSP领域最新RISC-V指令集及DSA在无线领域中的创新应用》的报告，深度解析了RISC-V在DSP领域的演进与专用架构（DSA）在通信应用中的突破性价值。

一、背景：DSP和通信芯片的矛盾

李高山指出随着5G/6G通信标准的推进，无线信号处理计算密集度显著提升，而工艺水平却受制于外部限制，停留在中低端节点。面对标准协议统一、工艺同质化的“双重挤压”，通信芯片厂商在传统架构下难以实现有效差异化。李高山指出，此背景下指令级定制能力更强、架构更开放的RISC-V平台，为通信DSP的创新提供了理想土壤。

二、RISC-V DSP-W：为无线而生的指令集扩展

他表示芯昇科技联合芯来科技共同推动了名为RISC-dsp-W的新一代DSP指令集，它基于RISC-V架构进行深度定制，作为RISC-V基金会RVV SIG筹备中的DSP TG（Task Group）标准候选方案之一。其核心优势体现在以下几点：

1. 增强型定点算术支持

引入饱和（saturation）、摄入（rounding/clipping）等机制；

提供更广的动态范围与更高的精度，适配复杂信号特性。

2. 原生复数运算能力

支持SC16等主流复数数据类型；

内建复数加乘、乘累加等基本操作指令，提升FFT、滤波效率。

3. 数据类型转换优化

实现整数、小数、复数间的快速转换；提供一致性强的硬件加速接口（如SFT指令集族）。

4. 快速非线性函数支持

内建指数、对数、tanh、sigmoid等AI常用激活函数的分段函数实现；

适配AI/DSP混合场景下的高效计算需求。

李高山展示的数据表明，在无线信号处理中，相同硬件资源下RISC-dsp-W可实现RVV架构4~5倍的性能提升，尤其在点积、卷积等核心DSP算子上表现优越。

三、DSA 架构：为定制而生的RISC-V实践

他指出DSA（Domain Specific Architecture）是旨在为特定领域设计出架构级别最优的解决方案。RISC-V的模块化和开放特性与DSA的需求天然契合，为无线通信领域提供了精准突破路径。

他指出当前基带芯片架构的问题：标准协议固定，无法差异化；通用DSP（如SIMD/VLIW）效率低、功耗高；ACCE类硬件方案缺乏灵活性，只能做低层比拼等。而DSA的突破点则是以RISC-dsp-W为基础构建面向无线信号的定制加速器--面积、功耗与ACCE方案相当，但具备指令级灵活性；还能根据实际场景进行算法、算子级别的优化，更适配非标需求。

在该架构指导下，芯昇与芯来合作开发的ND900处理器已成为首个支持RISC-dsp-W指令集的DSP核，展现出优于传统DSP在功耗密度、指令效率和灵活性方面的显著优势。

四、自研高性能DSP：释放国产架构潜力

李高山在演讲最后介绍了芯昇最新发布的一款基于RISC-dsp-W的自研DSP架构。其核心特性如下：

混合编程模型：C语言与矢量汇编结合，兼顾易用性与极致性能；

自动向量化适配：针对目标算法可灵活配置VPU（向量处理单元）；

高指令效率：同等算力下面积缩小至1/3，功耗显著下降；

设计理念极简主义：去除无用指令与功能单元，最大程度压缩PPA。

正如李高山所比喻：“通用DSP就像轿车，而定制化RISC-V DSP更像赛车——剥离冗余、轻装上阵，目标就是极致的领域性能表现。”

五、RISC-V + DSP + DSA = 通信芯片破局之钥

面对通信芯片“同质化、价格战”的僵局，李高山指出以RISC-V为核心、DSA为方向、RISC-dsp-W为落地载体的架构路径，正为行业提供一条在性能与灵活性之间取得最优平衡的新解法。芯昇科技等头部企业的推进，标志着国产DSP技术在无线通信领域迈向自主可控、高性能发展的关键节点。

作者注：RISC-dsp-W相关标准正在RISC-V基金会的DSP TG中积极推进，未来可能作为Z扩展（如Zvspw）正式发布，预计将对国内外通信与AI芯片设计产生深远影响。建议持续关注该指令集在开源社区和产业界的最新动态。

作者：电子创新网张国斌

在当前软硬件安全问题日益凸显的背景下，如何在性能与安全之间取得平衡已经成为芯片设计与操作系统架构中的关键难题。在第五届RISC-V中国峰会前沿创新技术分论坛上，上海交通大学夏虞斌教授带来的报告《RISC-V软硬协同的安全隔离：蓬莱实践”》全面系统地展示了其团队在可信执行环境（TEE）方面的研究成果与技术创新，为RISC-V生态提供了一种极具实用性和前瞻性的安全计算范式。

一、问题背景：性能与安全的“零和博弈”

夏虞斌教授指出从无隔离的早期软件体系到支持虚拟化的现代操作系统，安全隔离机制经历了多轮演进。每一次隔离层级的增加虽然提升了系统安全性，却也带来了性能的不可忽视的损耗。以Linux 4.0为分水岭，随着如KPTI（内核页表隔离）等机制的引入，系统调用的开销显著增加，成为业界关注的焦点。

夏教授指出，主流芯片厂商（如Intel）花费了数十年时间试图在性能与隔离之间取得更优权衡，但在RISC-V这一新兴开放指令集架构下，是否可以通过软硬件协同创新，突破性能与安全之间的对立，是蓬莱系统探索的核心问题。

二、TEE技术演进：从TrustZone到蓬莱

他指出可信执行环境（TEE）已经在服务器（如Intel SGX、AMD SEV）和移动终端（如ARM TrustZone）等平台获得广泛应用，支撑如移动支付、AI模型保护、数据加密等关键场景。蓬莱系统作为RISC-V平台上的开源TEE方案，集成了多种隔离抽象，包括：ARM风格的双世界模Intel SGX式的Enclave模型以及2020年以来主流的虚拟化模型（CVM）。蓬莱不仅支持多种TEE架构，还提供了研究友好性强的开放平台，成为探索下一代TEE的理想实验平台。

三、蓬莱TEE系统的关键技术创新

1. 安全内存的“懒检查”机制：降低25%开销

他指出传统TEE系统通常在每次内存访问时进行安全检查，而夏教授团队提出将安全检查前移到内存映射阶段，显著减少了频繁访问带来的性能负担。这一设计利用了映射操作远少于访问操作的特点，有效降低了整体系统开销，为大规模隔离域（超过16个）提供了可扩展的支持。

2. 多层哈希树优化：扩展Encrypted Memory容量

当前主流加密内存（如Intel SGX）受限于哈希树维护开销，通常仅支持256MB的受保护空间。蓬莱引入“multiple”哈希管理机制，动态调整哈希覆盖粒度与结构，在不牺牲安全性的前提下提升了加密内存的可扩展性。相关成果已发表于SDI顶会，显示其在理论和工程实践上的领先性。

3. MMT网络内存元数据机制：破解TEE间数据传输瓶颈

他指出从TEE到TEE或TEE到CPU/GPU间的数据传输，往往需进行两次加解密处理，极大影响性能。蓬莱提出将加密验证信息抽象为MetaData，可嵌入硬件中进行协同处理，从而实现端到端的安全性同时避免冗余的双重加解密，特别适用于AI芯片中CPU-GPU协同计算场景。

四、生态集成与社区贡献

他指出蓬莱不仅是一项学术研究成果，更在RISC-V生态落地方面取得了实质进展：如与OpenSBI协作：将关键安全接口集成到底层固件，提升部署便利性。进入UEFI机制：为下一代RISC-V平台提供可商用的启动时安全保障。支持主流国产芯片：已与立创Lilffive、阿里平头哥T-HEAD、中科芯N200等多家企业建立合作，助力产业化落地。

此外，蓬莱与OpenHarmony + OP-TEE等生态系统深度融合，便于从ARM生态迁移，降低学习与部署成本。

五、面向AI时代的安全推理平台构想

他指出随着边缘AI应用的快速兴起，TEE系统正在向“智能安全平台”转型。夏教授展示了团队构建的Powerinfer-2系统，在手机端运行大模型推理能力超越主流平台11倍。未来蓬莱将承载AI Agent本地推理与隐私数据保护的双重任务，实现AI能力释放与数据安全的双赢。

六、技术展望与挑战

夏教授在答问环节特别强调，TEE机制的安全不仅在设计阶段，更需覆盖实际运行阶段，如内存映射后的防篡改能力、运行时隔离保护机制等。未来的挑战包括：标准化与社区融合如将S-mode级别的SPMP机制推入RISC-V主线标准。推理计算与安全隔离并行优化，就是在保证安全的前提下支撑更高性能AI workload。开发者友好性，主要是提升接口透明度和工具链支持，吸引更多研发者参与生态建设。

蓬莱TEE系统展示了RISC-V软硬协同安全隔离的强大潜力。它不仅在体系结构、存储安全、网络加密等方面提供了原创性解决方案，更在生态建设与商业可行性上迈出了坚实步伐。随着AI与隐私保护需求的加速融合，蓬莱有望成为RISC-V时代可信计算的中坚力量。

作者：电子创新网张国斌

在人工智能加速发展的今天，通过大语言模型设计一款芯片已经不再是天方夜谭，在7月18日第五届RISC-V中国峰会前沿技术创新论坛上，北京大学集成电路学院助理教授、博雅青年学者贾天宇博士分享了他的团队在“大模型辅助的RISC-V SoC敏捷设计”方向的探索与突破。

他的报告从Apple A18等商用SoC的高度集成出发，提出：如何利用开源与大语言模型技术，实现SoC芯片的敏捷设计、自动生成与高效验证，是面向未来AI算力平台的关键突破口。

一、SoC设计为何如此复杂？

现代SoC芯片集成了CPU、GPU、NPU、AI加速器、DSA（专用结构）以及复杂的片上互联系统。贾博士指出传统的设计流程涉及架构定义与设计空间探索（DSE）、手动 RTL 编码与代码实现、EDA流程、脚本开发、综合、布局布线、验证与物理版图生成等。这些流程需要大量工程师投入，周期长、成本高，设计效率难以满足快速迭代的AI应用需求。

贾教授指出，RISC-V开源架构为SoC设计提供了可重用的构件资源，降低重复开发成本。其团队早在海外期间就探索了基于开源IP实现10-100倍能效优化的设计流程，并延续到当前的大模型辅助研究。

通过以“香山”RISC-V核为基础的仿真器（Gem5），搭建起可拓展的设计空间，实现架构到RTL的全链路流程，为后续引入大模型提供了数据与验证基础。

三、大语言模型赋能SoC敏捷设计的三大路径

贾天宇教授将整个SoC设计流程拆解为三大步骤，并依次引入大语言模型（LLM）进行协同探索：

1. 架构设计空间探索（DSE）

场景： 架构师需评估不同参数组合下的性能与功耗；

方法： 将Gem5仿真结果喂给大模型，提示其分析架构瓶颈，提出优化建议；

结果： 通过对南湖Tace CPU进行发射宽度、解码宽度等参数调整，得到更优帕累托前沿的设计点，物理实现后芯片面积和功耗均下降。

他指出大模型不仅能理解结构参数，还能指导修改，如：“减小解码宽度可节省面积但略微降低性能”，展示出“类架构师”的理解力。

2. 代码生成与集成验证

挑战： 单一模块可生成，但多个IP的复杂集成难以“一步到位”；

方法： 引入RAG（检索增强生成）技术，通过知识检索+大模型生成的组合，构建模块化模板；

应用案例： 给定AI加速器需求，模型能自动生成具有向量扩展功能的协处理器（Co-Processor）架构与代码片段；

他指出模型可以支持将多个IP（如香山CPU、开源DSP、NPU）集成为完整的AI SoC草图设计。

通过RAG方式解决了“复杂结构信息难直接生成”的问题，走向更精细化、可控的设计流程。

3. EDA流程与逻辑综合辅助

虽然EDA阶段目前仍需大量专家手动干预，但贾博士指出，大模型已开始介入脚本编写、综合参数配置、甚至逻辑验证策略的建议生成。他们的目标是实现设计流程的全覆盖与智能闭环。

四、从Demo到产品：LLM辅助芯片设计的挑战与展望

他指出当前大模型能部分接替设计工程师完成参数调优、代码生成、结构分析等任务；在某些环节上显著降低设计复杂度与周期。但也面临幻觉问题（Hallucination），就是生成内容可能逻辑不一致或语义错误，所以生成之后仍需严密的仿真与验证流程闭环；此外，复杂SoC的集成要求模块之间接口与时序严格匹配。贾博士特别强调：“我们不是只让大模型生成，而是生成+验证+反馈再生成，构建类人闭环的协同工作机制。”

五、结语：开源 × 敏捷 × 大模型，开启芯片设计新范式

贾天宇博士的报告展示了一种颠覆传统的SoC设计路径。开源IP提供资源基础，敏捷流程提供组织方法，而大语言模型则注入智能驱动。三者结合，正逐步催生一套全新的、以AI为核心的芯片设计范式。

虽然当前还只是起步阶段，但正如贾教授所说：“我们的Demo离产品还有距离，但这场技术革命已经开始了。”