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电力电子设备中使用的半导体材料正从硅过渡到宽禁带(WBG)半导体,比如碳化硅(SiC)和氮化镓(GaN)等半导体在更高功率水平下具有卓越的性能,被广泛应用于汽车和工业领域中。由于工作电压高,SiC技术正被应用于电动汽车动力系统,而GaN则主要用作笔记本电脑、移动设备和其他消费设备的快速充电器。本文主要说明的是宽禁带FET的测试,但双脉冲测试也可应用于硅器件、MOSFET或IGBT中。

为确保这些设备的可靠性,双脉冲测试(DPT)已发展成为一种行业标准技术,用于测量开启、关闭和反向恢复期的一系列重要参数。双脉冲测试系统包括示波器、信号源和电源,它们必须协同工作进行测试和测量。本应用说明介绍了一个Python脚本示例,该脚本利用示波器和函数发生器的内置双脉冲测试功能,自动执行双脉冲测试。演示脚本以一个工作框架的形式呈现,供寻求实现DPT自动化的工程师使用, 并可通过泰克GitHub获取。

使用Python可以实现全自动测试解决方案,包括:探头设置配置、通道纠偏配置、直流电流校准(例如罗氏线圈)、垂直刻度设置自动调整、水平刻度设置自动调整、创建测试列表、获取测试结果、测试屏幕/波形保存,以及用于稳定性分析的可重复测试回路。

在本文中,使用5B系列MSO示波器和AFG31000任意函数发生器,在PC上使用Python自动化执行双脉冲测试 (DPT)。文章详细概述了Python脚本的流程,演示脚本本身可用作特定远程接口命令的示例,并可针对特定应用进行调整。示波器配有选件5-WBG-DPT,可提供专用的双脉冲测量,并具备完整的远程接口。在此应用中,可使用4B系列MSO或6B系列MSO代替5B系列MSO。

测试系统

典型的双脉冲测试系统如图2所示,用于测量低侧自动开关参数和时序分析。这种设置需要一个具有四个或更多通道的4B、5B或6B系列MSO。对于DPT开关参数,需要测量低压侧的VDS、ID和VGS ,因此需要三个探头——两个用于电压测量,一个用于电流测量。自动化脚本还可以通过与适当的探头进行高压侧连接来支持高压侧测试。

被测设备 (DUT) 的栅极由AFG31000任意/函数发生器驱动。图2显示了驱动VDD的大电流电源,这是典型的双脉冲测试设置。不过,在这个低电流示例中,使用了吉时利三输出电源为栅极驱动器供电,并提供VDD。示例设置的照片如图3所示。

示波器配备了选件5-WBG-DPT,可提供专用的双脉冲测量和完整的远程接口。示波器中的 WBG 软件还可用于控制AFG31000任意/函数发生器并生成栅极驱动信号。在本示例中,个人计算机、示波器和函数发生器均通过局域网连接(图1)。

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图1. 电脑、示波器和函数发生器通过局域网进行通信

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图2. 双脉冲测试系统示例的原理图,配置用于对低压侧FET进行测量。

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如图3所示,本文中的实际设置使用了低电流电源

图3中,本文使用的系统包括MSO58B示波器、VDS上的THDP0200高压差分探头、ID上的TCP0030A电流探头、VGS上的TPP1000单端电压探头、用于栅极脉冲的AFG31252函数发生器,以及输出端为栅极驱动器和VDD供电的2230G-30-1三路输出电源。图3显示了示波器、函数发生器和电源与DUT的连接。屏幕截图(图4)显示了示波器上DPT分析软件生成的丰富测量数据,包括导通电量Eon、关断电量Eoff、峰值电压Vpeak、峰值电流Ipeak、开启延时Td(开启)、关断延时Td(关闭)、上升时间Tr、下降时间Tf、导通时间Ton、关断时间Toff、电压转换速率d/d。死区时间测量虽然不用于此设置,但可用来测量低压侧和高压侧开关之间的时序。

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图4. 示波器屏幕截图显示了双脉冲电压和电流波形以及测量结果

测试自动化脚本

本节将介绍Python脚本示例,包括总体流程和组成脚本的功能块。脚本由四大功能模块组成:

示波器和探头初始化

●  探头通道配置

●  探头设置配置

●  示波器初始化和模式设置

示波器垂直设置自动设置

●  产生脉冲

●  根据捕捉到的波形调整所有模拟通道的垂直设置

双脉冲测试初始化

●  测试项目的选择

●  测试项目配置

●  AFG脉冲创建和连接

双脉冲测试和结果保存

●  脉冲发生

●  测试结果的获取和保存

测试流程如下图所示。在演示脚本中,测试参数和测试开关(例如:是否使用自动设置或调整当前通道偏置)在脚本开始时设置为常量,初始化部分结束后,配置仪器,执行测试主循环并生成结果。

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功能块说明

如前所述,DPT测试自动化演示脚本由四个功能块组成。本节将解释各功能块的设计理念和操作方法。关于输入参数配置,请参阅脚本开头 " 用户输入设置 " 部分的注释。

功能模块1 - 示波器和探头初始化

该功能用于初始化探头和示波器系统。要测量VDS、ID和VGS,需要两个电压探头和一个电流探头。

探头初始化过程如下:

禁用通道1并从屏幕上删除通道1显示。

1)启用三个通道(用户在参数设置中定义的两个电压通道和一个电流通道);

2)设置电流通道的极性,因为用户可能会因连接错误或其它测试要求而希望翻转电流方向;

3)根据需要设置替代单位比率,如安培/伏特(例如,使用分流电阻器测量电流时);

4)在设置中配置用户定义的通道纠偏参数。

示波器初始过程如下:

1)如果用户自定义设置 "rst_scope_ena " 被设为1,则恢复默认设置;

2)启用高分辨率模式,提供更精确的测量能力;

3)将水平设置模式切换为手动模式,根据测试要求设置采样率和记录长度;

4)根据用户定义的脉冲设置输入计算所需的采样率;

5)根据用户定义的值设置触发位置。如果用户定义的值小于0,则使用默认值25,即屏幕上25%的水平位置;

6)将触发类型设为边沿触发;

7)将触发源设置为VGS通道输入;

8)将触发模式设置为正常和单次触发;

9)开始采集。

功能模块2 - 示波器垂直设置和自动设置

如果通过将用户定义参数 "autoset_vertical_ena " 设为1打开了垂直自动设置功能,则将启用自动设置功能,并根据输入信号幅度自动调整垂直刻度和偏置。

如果禁用自动设置功能,则所有三个通道的垂直刻度设置都将使用参数输入界面进行用户定义垂直设置。所有三个通道都有自己的子开关切换,可分别独立启用/禁用每个通道的自动设置。三个通道的垂直刻度自动设置步骤相同。

详细的自动设置步骤如下:

a)根据用户定义的输入信号幅度初始化通道刻度,例如,Vgs为 "vgs_amplitude",Vds为 "vds_amplitude",Id为"id_amplitude"。

b)将自动设置进程状态标志设置为0并启动循环。当标志到达3时,当前通道的自动设置完成,循环将停止。

c)添加 "WBGEON" 测量项目,并在测试项目中配置AFG以产生脉冲。

d)启用输入通道的最大和最小测量功能,并将标志设置为1。

e)获取当前垂直设置以及通道输入信号的最小和最大测量值。

f)使用用户定义的 "vertical_autoset_ratio" 快速收敛输入信号的幅度到有效通道测量范围,并将标志设置为2。

g)继续获取当前垂直分辨率以及通道输入的最小值和最大值。微调通道刻度和偏置,以满足用户定义的误差范围。

h)编程设置并继续执行相同的程序,直到达到用户定义的目标误差范围。标志将设置为3,自动设置完成。

i)删除测量项目并结束循环。

在本应用示例中,脚本包含用于设置垂直刻度设置的代码。不过,使用WBG-DPT软件包中的预置功能通常会更方便。WBG-DPT预置简化了自动设置程序。它使用用户指定的双脉冲设置来预设示波器的最佳垂直、水平、触发和采集设置。预置后,只需从WBG-DPT测量面板运行栅极激励,即可让AFG31000生成双脉冲输出。

功能模块3 - 双脉冲测试初始化

1)将所有测试项目添加到测试列表中。演示脚本支持以下测量:导通电量(Eon)、关断电量 (Eoff)

2)Vds(峰值)发射极至集电极电压、Id( 峰值 )、导通延时时间td(on)、关断延时时间td(off) 、 上升时间Tr、下降时间Tf、导通时间t(on) 、关断时间t(off) 、WBGDDTdv/dt和di/dt。

3)可根据用户需求和脚本修改支持更多测试项目。

a)为每个测试项目设置信号源。

b)将设置写入AFG以生成测试脉冲。请注意,5B系列MSO固件V2.6.38要求通过WBG命令发送的AFG设置与最后配置的测量相关联。

功能模块4 - 双脉冲测试和保存结果

a)发送触发命令 "WBGGSTIM",启动测试循环并产生脉冲。

b)等待采集完成。

c)通过命令行读取并显示全部11个项目的测试结果。

d)如果 "remote_table_save_ena" 设置为1,则测试结果表将保存到示波器上的文件中。

e)如果 "remote_screen_save_ena" 设置为1,屏幕截图将保存到示波器上的文件中。

f)如果 "remote_wfm_save_ena" 设置为1,波形将被保存到示波器上的文件中。

g)如果 "remote_session_save_ena" 设置为1,会话将被保存到示波器上的文件中。

h)如果 "local_wfm_save_ena" 设置为1,波形将被保存到运行Python脚本的PC上的文件中。

i)如果 "local_table_ save_ena" 设置为1,测试结果表将保存到运行Python脚本的计算机上的文件中。

j)重复测试,直到达到用户定义的循环次数。

k)释放内存并结束测试。

关于泰克科技

泰克公司总部位于美国俄勒冈州毕佛顿市,致力提供创新、精确、操作简便的测试、测量和监测解决方案,解决各种问题,释放洞察力,推动创新能力。70多年来,泰克一直走在数字时代前沿。欢迎加入我们的创新之旅,敬请登录:tek.com.cn

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10月26日,OPPO在成都欢乐谷举行首场OPPO X 双城之战主题观赛活动,与广大英雄联盟玩家共享赛事激情。随着英雄联盟全球总决赛如火如荼地进行,OPPO也开启了全国多场线下观赛活动。11月2日,全球电竞爱好者瞩目的S14全球总决赛冠亚军决赛即将震撼上演,OPPO届时还将在北京、成都、广州、武汉、石家庄、合肥、贵阳等城市同期举办观赛活动,吸引成千上万粉丝到场为喜爱的战队加油助威。

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成都欢乐谷占地约2000m2的“双城之战”主题区域,全面模拟了《英雄联盟:双城之战》的故事背景、特色人物及设计元素,将海克斯飞门、皮尔特沃夫、祖安等游戏特色场景搬入现实。OPPO X 双城之战主题快闪活动,融合游戏元素设置了多个OPPO专属互动展位,配合丰富的互动玩法,沉浸式满足年轻粉丝们的体验需求。主题区域在10月25日-11月9日,为期15天时间持续开放。同时,OPPO还在成都欢乐谷中心广场设置超大的S14观赛舞台,并在10月26日、10月27日半决赛日,以及11月2日决赛日三天全面开放,粉丝们可在OPPO展位参与互动打卡,领取S14限定版赛事周边。

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此外,OPPO|一加旗舰店(贵阳万象城)、OPPO|一加旗舰店(广州正佳广场)两家旗舰店也将在半决赛日和决赛日分别举办粉丝观赛活动,邀请广大玩家在“年轻人的城市公园”里共享尽兴时刻。针对11月2日举行的冠亚军决赛,OPPO还将在北京海淀区西三旗万象汇、广州海珠区京东MALL、武汉洪山世界城光谷步行街喷泉广场、成都锦江锦华万达广场、石家庄新华区京东MALL庙里湾步行街、合肥蜀山区万象汇六地同时举行观赛活动,一同见证冠军登顶时刻。

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作为英雄联盟全球总决赛的官方合作伙伴,也是全球合作伙伴中唯一的中国品牌,OPPO已经与英雄联盟全球总决赛合作6年。过去几年间,OPPO见证了英雄联盟电竞赛事的许多重要时刻。在不久前OPPO Find X8系列发布会上,OPPO还与拳头游戏一同宣告了另一里程碑讯息——2025全球总决赛将在中国举办。

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从Find X2英雄联盟S10限定版、Reno7 Pro英雄联盟手游限定版,到Find X8英雄联盟总决赛纪念礼盒等极具诚意的产品定制,再到首创全国门店观赛、沉浸式影院观赛等丰富观赛体验,OPPO始终聚焦年轻人喜爱的电竞领域,用心为用户创造惊喜。未来,OPPO也将与赛事一起,持续为广大用户创造更多有趣、有共鸣的产品及体验。

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为了满足广大电子工程师在测试中对于电压的更高需求,Aigtek一直在不断推进ATA-7000系列高压放大器产品的研发升级,现特推出了ATA-7100高压放大器,20kVp-p(±10kVp)高压,助您放大无忧!

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01 简介

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Aigtek安泰电子ATA-7100高压放大器,是一款理想的可放大交、直流信号的高压放大器。单端输出20kVp-p(±10kVp)高压,带宽(-3dB)DC~1.2kHz,功率20Wp,电流2mAp,针对各类高压型负载有着亮眼的驱动效果,增益数控可调,一键保存设置,提供了方便简洁的操作选择,可与主流的信号发生器配套使用,实现信号的放大。

02 产品特点

▶  数控增益、直流偏置数控可调;

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▶  一键保存常用设置;

▶  可兼容市面主流任意波形函数信号发生器;

▶  电压电流可监测,测试动态一手掌握;

▶  限流保护加持,高压测试更安心

▶  液晶显示屏,图形化展现,界面一目了然;

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▶  USB程控选件,可电脑远程程控,便于项目集成;

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▶  支持主从机模式,可多台设备级联,实现多通道的独立输出和同步输出;

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▶  支持动态调整,可针对各种负载参数,优化交流响应

▶  个性化需求,可按需定制

03 应用场景

ATA-7100高压放大器可以轻松驱动各类高压型负载,在介电弹性体测试、EHD电流体打印、铁电测试、等离子体测试、3D打印、材料极化、静电纺丝、微流控等高压测试领域有着亮眼表现。

04 产品细节展示

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05 技术指标

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来源:Aigtek安泰电子

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微源半导体在液晶显示面板偏置电源芯片设计持续耕耘,已经量产多款液晶显示面板的电源管理芯片,可适配a-Si,LTPS,IGZO等不同工艺的液晶显示面板,包括PMIC(偏置电源管理集成芯片),PGMA(可编程伽马参考电压芯片),LS(GOA驱动电平转换芯片),OPA(Source/Sink大电流能力集成运算放大器)等。

LP6294HSPF 是一款4通道大电流集成运算放大器, 具有45V/uS的高转换速率,静态电流仅4mA,最大不超过10mV的偏移电压,最大峰值电流能力高达1.5A,4KV HBM ESD能力;同时具有全面的保护功能,包括对地短路、对源短路、器件过热保护,这些特性的组合非常适用在液晶显示产品,可灵活应用在 VCOM Buffer,HAVDD Buffer,PGMA Buffer,VCOM Compensation等。

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(LP6294HSPF 典型应用电路图)

具体性能参数指标可联系微源获取数据手册。

LP6294HSPF 主要特点

输入特性:

  • 输入电压: 4.5V to 20V

  • 静态电流: 4mA典型值

输出通道主要特性:

  • 偏移电压范围:±10mV

  • 持续电流能力:±400mA

  • 峰值电流能力:±1500mA

  • 短路保护电流:±200mA

  • 转换速率:45V/uS典型值

  • -3dB带宽:35MHz典型值

  • HBM Ability: 4KV ESD

保护功能:

  • 过温保护功能

  • 短路保护

  • ETSSOP-14

关于微源半导体

微源半导体是行业领先的模拟芯片设计公司,持续专注以电源管理芯片为主的模拟芯片领域,全球布局研发中心和销售中心,致力于为客户提供完整的电源管理解决方案和技术服务。产品广泛应用于电池系统、显示系统、无线通讯系统和个人穿戴系统等3C市场相关产品。 自成立以来,微源半导体快速成为全球领先的电源管理方案提供商,以上千种产品、超十亿颗级别使用量服务于上万家客户。微源始终坚持产品质量第一,持续高研发投入,致力于设计更可靠、品质更安全、交付更有保障,努力成为客户首选电源合作伙伴。

网址:www.lowpowersemi.com 

电话:86-0755-33000088 

地址:深圳市福田区车公庙泰然大厦C座1505

来源:微源半导体

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为企业的混合云、AI 和量子计算转型提供统一的、SaaS 优先的数据安全能力

随着与混合云、AI 和量子相关的风险不断颠覆传统的数据安全范式,IBM(纽交所代码:IBM)近日推出IBM Guardium数据安全中心(IBM Guardium Data Security Center),旨在帮助企业在任何环境中通过统一控制措施,保护整个生命周期的数据。

IBM Guardium Data Security Center 提供了企业数据资产的统一视图,助力安全团队整合工作流程,并在单一仪表板中处理数据监控和治理、数据检测和响应、数据和 AI 安全态势管理以及密码管理等问题。借助其生成式 AI能力,IBM Guardium Data Security Center可生成风险摘要,提高安全专员的工作效率。

今天,生成式 AI 技术的采用以及影子 AI(未经许可的模型)的风险迅速激增,该数据安全中心平台通过内嵌的 IBM Guardium AI Security 软件保护企业的 AI 部署,避免出现安全漏洞和违反数据治理政策的情况。

IBM Guardium Data Security Center 还包含IBM Guardium Quantum Safe 软件,帮助客户保护加密数据,从而免受未来潜在的量子攻击(比如获得密码相关的量子计算机访问权的网络攻击者)。IBM Guardium Quantum Safe的背后,是IBM 研究院的研究成果(包括IBM 的后量子加密算法)和 IBM Consulting的行业专长。

IBM 安全产品管理副总裁 Akiba Saeedi 表示:"生成式 AI 和量子计算创造了巨大的机遇,但也带来了新的风险。在这一变革时期,企业需要提高加密灵活性,并加强监控AI 模型、训练数据和使用情况。IBM Guardium Data Security Center 凭借AI 安全、量子安全和其他集成功能,为企业提供了全面的风险可视性。"

IBM Guardium Quantum Safe 可帮助企业了解和管理其密码安全状况,解决漏洞并指导修复工作。它将代码使用的加密算法、代码中检测到的安全漏洞以及网络使用情况整合到一个仪表板中,便于安全分析师监控政策违反情况并跟踪进展,从而帮助企业根据外部、内部和政府法规执行相关策略,而无需整合分布在不同系统、工具和部门的信息。Guardium Quantum Safe 提供可定制的元数据和灵活的报告模式,确保优先修复关键漏洞。

IBM Guardium Quantum Safe

IBM Guardium Quantum Safe

IBM Guardium AI Security 可管理敏感 AI 数据,以及AI 模型的安全风险和数据治理要求。除了发现 AI 部署、确保合规和减少漏洞,它还能通过数据资产的整体视图保护 AI 模型中的敏感数据。此外,IBM Guardium AI Security 可与 IBM watsonx 和其他生成式 AI SaaS 提供商相集成。例如,IBM Guardium AI Security 将发现的"影子 AI"模型及时与 IBM watsonx.governance平台共享,从而确保有效的治理。

IBM Guardium AI Security

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变革时代的数据安全关键词:全方位、可信赖、前瞻性

混合云、AI 和量子时代的风险意味着关键数据(如医疗记录、金融交易、知识产权、关键基础设施等)亟需新的保护措施。在这一变革时期,企业需要一个值得信赖的合作伙伴和全方位的数据安全战略,而非将零散的解决方案简单拼凑。

IBM已经先行一步。IBM Guardium Quantum Safe软件的推出正是受益于IBM Consulting的行业专长和IBM研究院的技术成果,成为IBM量子安全产品和服务的重要补充。最近,IBM研究院的多个后量子加密(post-quantum cryptography)算法已由美国国家标准与技术研究院 (NIST) 发布并标准化,这标志着保护全球加密数据的一个重要里程碑,也是保护加密数据免受可能的量子攻击的关键一步。

IBM Consulting的量子安全转型服务已经借助上述技术,帮助企业定义风险、清查风险并确定风险优先级、应对风险,然后扩展整个流程。IBM Consulting 的网络安全团队在密码学、量子安全等技术领域拥有丰富经验。电信、金融、政府和其他行业的数十家客户正借助IBM 量子安全转型服务,防范当下和未来的种种风险,比如"先窃取,后解密"的网络攻击。

IBM 还在IBM Security Verify 产品组合中增加了去中心化身份功能IBM Verify Digital Credentials,帮助用户存储和管理自己的凭证。该功能可将驾驶证、保险卡、会员卡和员工卡等实体凭证数字化,然后通过全面的安全、隐私保护和控制措施,实现标准化且安全的存储和共享。作为业界领先的IAM(身份访问管理)解决方案,IBM Verify可在混合云环境中有效地保护用户凭证。

关于 IBM 未来方向和意向的声明可能会随时更改或撤销,恕不另行通知。

关于IBM

IBM 是全球领先的混合云、人工智能及企业服务提供商,帮助超过 175 个国家和地区的客户,从其拥有的数据中获取商业洞察,简化业务流程,降低成本,并获得行业竞争优势。金融服务、电信和医疗健康等关键基础设施领域的超过 4000 家政府和企业实体依靠 IBM 混合云平台和红帽 OpenShift 快速、高效、安全地实现数字化转型。IBM 在人工智能、量子计算、行业云解决方案和企业服务方面的突破性创新为我们的客户提供了开放和灵活的选择。对企业诚信、透明治理、社会责任、包容文化和服务精神的长期承诺是 IBM 业务发展的基石。了解更多信息,请访问:https://www.ibm.com/cn-zh 

稿源:美通社

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数智赋「能」,「换」领未来

10月22日,我国首个国产移动操作系统——华为原生鸿蒙操作系统HarmonyOS NEXT正式发布,「奥动换电」鸿蒙原生版App亦正式官宣上架华为应用市场,基于HarmonyOS NEXT的原生创新特性,全力打造更便捷更高效的「智慧出行+补能」数智化新体验。至此,「奥动换电」App已全面适配全球三大移动操作系统。

「奥动换电」App是奥动新能源旗下用户出行能源服务平台。目前,「奥动换电」鸿蒙原生应用已完成包括注册登录、安全、客服等模块的基础搭建,支持用户查看附近换电站距离、排队、电池储备、支付等多个核心功能,并通过数字化升级着重优化用户使用体验,进一步提升用户使用满意度。

作为鸿蒙生态合作伙伴,奥动新能源将持续创新,进行功能迭代与用户体验优化,以数智化能源管理思路深耕业务,为全国城市建设高效分布式换储充一体化网络,持续引领全球能源服务新范式。

奥动新能源深耕换电领域24年,致力成为全球领先的智慧能源服务企业。目前,奥动换电站已实现轿车及微面20秒、轻卡30秒、重卡40秒极速共享换电,极大提升土地及电力资源的利用效率,实现社会资源集约化利用,为用户打造共享、极速、安全、友好的服务体验。截至2024年10月,加入奥动换电服务网络的车辆已超过11万辆,累计换电公里超过110亿公里。

稿源:美通社

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DELO 进行了内部可行性研究,使用定向导电胶对 miniLED 芯片进行电气和机械连接。结果表明,在光照测试中,粘接强度可靠,且良品率高。这些发现表明,粘合剂可改进 miniLED 显示屏的制造,使其更好地适应大众市场,并为 microLED 显示屏的大规模生产开辟道路。

由于显示行业已经对现有解决方案非常熟悉,所以在连接SMD元件时仍然非常依赖焊料。但是,随着芯片越来越小,miniLED 应用进入大规模量产,microLED 也即将问世,焊料等各向同性导电材料在这种应用规模下,很快就无法避免出现短路。

正是这一观察结果促使 DELO Industrial Adhesives(一家位于德国的高科技粘合剂制造商)开展产品可行性研究,以作为这种过时焊接方法的替代方案。

在研究过程中,DELO 确定 DELO MONOPOX AC268 等材料是最适合测试的产品。这种材料单向导电,可防止短路发生。再加上它的加工特性,使印刷掩模无需为点胶而缩小开口,使得这些材料非常适合这种应用。

在可行性研究中,粘合剂的使用方法是先将 miniLED 浸入 DELO MONOPOX AC268 粘合剂的储存盒中蘸取胶水,然后在 180°C 下热固化 20 秒。固化后,对 LED 芯片进行操作可行性测试;将一个芯片固定在一块测试板上,而另一块测试板则包含菊花链阵列中的多个芯片。两块电路板上的芯片都顺利点亮,成功避免了短路。

DELO 的 LED 高级产品经理 Tim Cloppenborg 说:"这些结果证明,粘合剂确实是 miniLED 应用中贴件焊接的合适替代材料。拥有新的、简化的组装工艺,为提高产量以及探索 microLED 等新技术打开了大门,这些技术将在未来十年内实现极具吸引力的新显示应用"。

这项研究只是 DELO 为在其服务的众多行业中保持领先地位而进行的多项开创性初步研究之一,此外,该公司每年还为客户进行 3,000 多项测试。这家先进材料供应商为众多领域的知名客户提供服务,包括英飞凌和梅赛德斯奔驰,涉及汽车、消费电子和半导体行业。

关键的研究结果,请参见白皮书:白皮书 (delo-adhesives.com)

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在连接 miniLED 时,可使用粘合剂(品红色)代替焊接(图:DELO)

关于德路(DELO)

DELO是高科技粘合剂与其它多功能材料的制造商,同时也研发相应的点胶与固化技术。公司的产品主要应用于汽车工业、消费类电子以及半导体工业。世界上几乎每一部智能手机以及超过一半的汽车上,都能找到DELO的身影,例如在摄像头、扬声器、电机和传感器里。公司的客户包括博世、富士康、华为、梅赛德斯-奔驰、西门子和索尼等。

DELO公司总部位于慕尼黑附近的 Windach,另外在中国、日本、马来西亚、新加坡和美国均设有分公司,在众多其它地区拥有代表处和经销商。公司拥有1080名员工,在上一财年实现了2.30亿欧元的营业额,其中中国占比超过30%。

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聚焦智能电源和智能工业,构筑可持续未来

服务多重电子应用领域、全球排名前列的半导体公司意法半导体(STMicroelectronics,简称ST;纽约证券交易所代码:STM) 将于10月29日在中国深圳福田香格里拉酒店举办工业峰会2024 。

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意法半导体长期以来持续关注气候变化带来的重大挑战,始终不渝地践行可持续发展承诺。公司致力于通过提供尖端解决方案来提高功率密度和能效,开辟一条通向绿色低碳和可持续未来的道路。

工业峰会是意法半导体充分展示工业产品技术和解决方案广度和深度的顶级盛会。今年将是第六届工业峰会,延续了“激发智能,持续创新”这一主题,聚焦智能电源和智能工业,构筑可持续未来。

通过前瞻主题演讲和约28场技术演讲,参观者将了解到意法半导体如何专注于智能电源与智能工业应用。同时,与会者还有机会参观和体验150多款面向自动化、电源与能源和电机控制三大市场的方案演示。在6个精选方案展区,我们还将带来意法半导体与客户和合作伙伴共同开发的创新技术、解决方案与产品,特别是一些面向需求日益增长的终端市场应用,包括碳化硅(SiC)和氮化镓(GaN)技术、Al数据中心服务器电源、大功率热管理系统、自动化流水线、太阳能-储能-充电一体化系统演示,以及由意法半导体生态系统合作伙伴所开发的各种解决方案。

精选方案和演示亮点

ST 25多年来的碳化硅龙头地位:意法半导体凭借对完整碳化硅 (SiC) 价值链的全盘掌控,从研发、衬底、外延、晶圆制造到功率分立器件和模块的组装和封装,致力于为客户创造卓越价值。在本届峰会,该方案将展现意法半导体作为全球SiC 市场、创新和制造方面行业翘楚的强大实力,同时展出应用在关键工业和汽车领域的各种 STPOWER MOSFET 和二极管产品。参观者将全面了解 SiC 器件从粉末到最终产品的开发制造全流程。

意法半导体先进的SiC MOSFET 和二极管产品系列,辅以电隔离栅极驱动器STGAP,在不同封装中提供更高的效率、可靠性和性能。在峰会上,这些产品集成在储能系统、AI 服务器电源以及其他高功率应用的各种参考设计中,供与会者参观。

下一代数据中心基础设施功率,从兆瓦到千兆瓦:人工智能和数据通信领域目前占全球碳排放量的 4%,预计到 2040 年将达到 14%。采用热回收、液体冷却、高压直流电(HVDC)、高效电源(PSU)和新型功率半导体技术可以进一步降低能耗。

电力电子技术的快速发展,包括如碳化硅(SiC)和氮化镓(GaN)等新一代半导体材料,辅以 ST的电隔离栅极驱动器STGAP,将有助于进一步减缓数据中心的电能需求增长。通过使用SiC实现更高的效率和更好功率密度,该方案可为AI数据中心提供5.5千瓦的电源。同时,ST性能出众、简单易用的 STPOWER MDmesh M9/DM9系列MOSFET晶体管,为650 V/600 V超结技术树立了标杆。MDmesh M9/DM9系列专为硬开关和软开关拓扑而设计,是人工智能服务器数据中心的理想选择。此外,STM32G4 微控制器为ST的电源解决方案带来了智能和先进的控制功能,可以更好地管理配电,并实时适应负载的波动变化。

另外,基础设施转型到高压直流电(HVDC)可以减少输电损耗和能耗,进一步提高数据中心的能效。意法半导体的 SiC 技术结合先进的封装,使高压直流电的电源系统能够在高温环境中表现出色。

大功率热管理系统:随着暖通空调系统(供暖、通风、空调)、AI数据中心基础设施管理和电网级电池储能市场显著增长,市场对对高功率冷却解决方案的需求也在迅速增长。

意法半导体提供一整套高功率冷却解决方案,以满足差异化的功率范围和架构的需求。大功率热管理系统展区将展示意法半导体最新的 10kW 商用压缩机解决方案。通过使用单个 STM32G4 微控制器 (MCU) 来控制多种功能,包括三相维也纳PFC、FOC(磁场定向控制)电机驱动、Nano Edge AI 预测性维护和 KNX集成。该解决方案还采用意法半导体的 1200V IGBT 和 SiC 二极管以及电隔离栅极STGAP驱动器,提供稳健、可靠的电源性能。此外,在这个展区上还将展示另外两种解决方案:7kw 三重FOC 和交错式 PFC; 4kw 双重 FOC 和交错式 PFC。这两个解决方案基于意法半导体的 SLLIMM 智能功率模块以及电源管理和模拟IC产品,确保电源性能高效可靠,以满足不同客户对热泵和商用空调的规格要求。

自动化流水线系统:这款开创性的自动化流水线系统是意法半导体首创,也是本届工业峰会上规模最大的展品。这一前所未有的工厂自动化系统彰显了意法半导体完整的合作伙伴生态系统和嵌入式系统方面的广泛系统级专有技术。该应用演示是一个复杂的工厂自动化系统,集成了三个机械臂。这些机械臂可以与 AGV(自动导引运输车/无人搬运车)精确通信,并通过由7个ST双马达伺服驱动器方案驱动的磁悬浮轨道系统(MTS)传输物品。所有这些组件均由意法半导体可编程逻辑控制器 (PLC) 管理,并遵循各种标准,例如 Codesys、EtherCAT、Profinet、Sub-1G、IO-Link 等。通过与西门子自动化解决方案部门合作,进一步增强了这个流水线演示系统的性能,实现了PLC和 HMI 等无缝集成,体现了这个系统的准确性、可靠性和精确性。

值得一提的是,该系统展示了ST用于自动化系统的所有主要技术,包括用于HMI(人机界面)的STM32 MCU、用于PLC上处理功能的STM32MP1/2 微处理器(MPU),以及用于控制的IPS(智能电源开关)等各种模拟产品。该系统还涵盖了用于有线IO链路和无线的不同连接技术,如ST超低功耗MCU可以延长电池使用寿命。最后是用于工业传感器的ST技术(包括用于接近感测的飞行时间ToF传感器、用于红外传感的MEMS传感器、以及惯性测量单元、加速度计、振动计、压力传感器等)、用于RFID读/写的ST25R,以及用于机器人手臂和大型14 PMSM线性电机的工业执行器。以上这些技术都需要用到ST门驱动器和运动控制IC、宽低压和高压MOSFET、IPS、电源管理IC,以及良好的输入保护装置(CLTxx)和输出保护装置(SMAJxx)。综上,在各种HMI、PLC、控制器、驱动器、RFID 读取器、网关、连接设备、传感器、伺服电机等组件中,总计使用了 500 多个意法半导体的芯片。

生态系统合作伙伴的解决方案:为了应对高度分散的工业市场所带来的各种挑战,意法半导体正与知名科技企业、重点工业客户和生态系统合作伙伴加快发展合作,以满足本地市场需求。除了上述精选方案之外,本届峰会还将展示意法半导体与生态系统合作伙伴合作开发的解决方案,包括意法半导体客户阳光慧碳的碳管理解决方案、意法半导体代理商文晔科技的太阳能-储能-充电一体化数字能源管理解决方案,以及意法半导体与一些中国顶尖院校的联合实验室开发的多项创新成果。

欢迎参加在深圳举办的工业峰会2024,体验意法半导体及客户和合作伙伴带来的丰富活动和精彩方案演示。全天会议将用中文英文进行网络直播,并进行现场图片直播

关于意法半导体

意法半导体拥有5万名半导体技术的创造者和创新者,掌握半导体供应链和先进的制造设备。作为一家半导体垂直整合制造商(IDM),意法半导体与二十多万家客户、成千上万名合作伙伴一起研发产品和解决方案,共同构建生态系统,帮助他们更好地应对各种挑战和新机遇,满足世界对可持续发展的更高需求。意法半导体的技术让人们的出行更智能,让电源和能源管理更高效,让云连接的自主化设备应用更广泛。意法半导体承诺将于2027年实现碳中和(在范围1和2内完全实现碳中和,在范围3内部分实现碳中和)。详情请浏览意法半导体公司网站:www.st.com.cn

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作者:Darwin P. Tolentino产品/测试开发经理

摘要

全差分放大器(FDA)具有差分输入和差分输出,其输出共模由直流(DC)输入电压独立控制,主要用在数据采集系统中模数转换的前端,用于将信号调理为合适的电平以供下一级(通常是模数转换器(ADC))使用。FDA一般采用单芯片设计,电源电压较小,因此输出动态范围有限。本文将介绍具有可调共模输出的高压低噪声FDA的设计方法。本文还完整分析了FDA噪声,以及其对高性能数据采集系统信号链的总体信噪比(SNR)的影响。

引言

高压FDA适用于需要宽输出动态范围和与高性能FDA类似的交流(AC)性能的应用。例如,测试和评估具有宽输入范围的精密数据采集信号链可能需要高压FDA。由于电源电压较小,目前大多数FDA的输出电压范围一般都很有限。FDA适合用于驱动高性能ADC的输入,后者通常需要单电源。FDA具有出色交流性能,其SNR和总谐波失真(THD)十分优异。不过,在失调、轨间摆幅、偏置电流和漂移性能方面,FDA不如许多更高电压的精密运算放大器。但这完全不是问题,因为其满足ADC驱动要求,而且ADI公司提供了一系列用于各种应用的ADC驱动器。

FDA支持单端或差分输入,具有增益,并提供差分输出,其共模通常可通过输出共模输入引脚(VOCM)进行调整(见图1)。FDA的优势在于拥有更大的输出动态范围,最大输出是输出轨的两倍,并且其噪声和偶次谐波失真更低。例如,±5 V FDA的最大输出峰峰值接近±10 V或20 V p-p。

±18 V电路的输出大于60 V p-p。ADA4625-1/ADA4625-2是低噪声JFET放大器,噪声和失真性能非常好,并且电源范围宽达±18 V。需满足应用的所有直流和交流性能要求时,使用分立运算放大器设计FDA可能会很棘手。

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1.FDA

要创建差分放大器,比较简单的方法是使用同相和反相放大器在输出端产生差模信号(图2),但这种方法的缺点是两个放大器U1和U2不能以非常对称的方式运行,因而性能没有得到优化。

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2.单端转差分电路

更好的方法是将两个运算放大器配置成差分方式,类似于基本差分放大器,其中U1和U2共享反馈和增益电阻,增益Av = (RG + 2RF)/RG(见图3)。

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3.差分放大器电路

此配置通过简化的增益网络提供平衡输出,并可通过增益设置电阻RG轻松调整增益大小。然而,当输入为单端时,差分输出在幅度上将是不对称的(见图4)。不对称输出会使输出范围严重受限,因为其中一个输出会先于另一个输出达到供电轨。通过调整电阻增益网络使输出对称,可以解决此问题(图5)。请注意,增益电阻被分成两部分,即RG1和RG2,并且U2从RG1和RG2的中心获得反馈,从而使输出对称。增益由下式给出:Av = (RG1 + RG2 + RF1 + RF2)/RG1

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4.不对称输出

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5.对称输出

添加可调输出共模

添加可调共模的方法有两种:一种方法是使用两个ADA4625器件为每个输入添加一个VOCM放大器(图6和图7);另一种方法是仅使用一个ADA4625-1作为VOCM放大器(图8和图9)。这些方法各有利弊,下文将展开详细讨论。

通过添加放大器U3和U4,所施加的任何直流输入电压(V6)都会加到正负输入上。由于每个输入都增加了相同电压,因此它们在输出端表现为直流共模。然而,除了U1和U2差分级会进一步放大额外噪声之外,U3和U4还会在电路中产生额外的功耗。不过,它非常简单,并且不会影响整体信号增益。对于图6中的电路,信号增益为Av = (RG1 + RG2 + RF1 + RF2)/RG1;对于图7中的电路,信号增益为Av = (RG + RF1 + RF2)/RG

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6.采用双放大器的单端转差分可调共模电路。右图为输入(红色)和输出(蓝色和绿色)的LTspice®仿真。

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7.采用双通道放大器的差分转差分可调共模电路。右图为输入(红色)和输出(蓝色和绿色)的LTspice仿真。

添加可调VOCM的另一种方法是添加一个放大器,将其输出加到每个输入上。这种方法的优点包括:使用的器件(仅一个放大器)和电阻更少,以及所添加器件产生的噪声贡献更低。实际上,U3不会产生任何额外噪声,因为除了来自电阻分压器R4至R7的噪声外,其折合到输出的噪声表现为U1和U2输入的共模。

电阻R3至R7构成电阻加法器网络,将VOCM加到输入信号上。R3至R5将共模加到正输入信号上,而R6至R8(单端输入则为R6和R7)将共模加到负输入上。请注意,该电阻网络会衰减输入信号。这会降低电路的整体信号增益。对于图8中的电路,总信号增益为Av = [(RG1 + RG2 + RF1 + RF2)/RG1][(R4//R5)/(R4//R5 + R3)];对于图9中的电路,总信号增益为Av = [(RG + RF1 + RF2)/RG][(R4//R5)/(R4//R5 + R3)]。噪声分析部分阐明了主要噪声源,并且根据所需的总增益和设计人员需重点考虑的其他因素,讨论了第二种添加VOCM的方法是否比第一种方法更有益。

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8.采用单放大器的单端转差分可调共模电路。右图为输入(红色)和输出(蓝色和绿色)的LTspice仿真。

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9.采用单放大器的差分转差分可调共模电路。右图为输入(红色)和输出(蓝色和绿色)的LTspice仿真。

噪声分析

在为高性能精密数据采集信号链提供激励时,噪声是一个关键考虑因素,最终将决定系统在动态范围和SNR方面的限制。16位ADC的理论SNR为98 dB(6.02 N + 1.76 dB,N = 位数),这意味着4.096 Vp输出(或8.192 V p-p)的等效噪声约为36 μV rms。这种噪声称为量化噪声,是由ADC的量化误差引起的。-98 dB SNR是16位系统的理想极限,任何性能下降都将是由ADC的输入或周围电路的额外噪声引起的。以下是单通道和双通道放大器VOCM全差分电路中各元器件的噪声贡献分析。图10为具有双放大器VOCM的FDA电路噪声模型。

差分级 — U1U2噪声贡献

ADA4625-1/ADA4625-2的电流噪声密度非常低,在1 kHz时为4.5 fA/√Hz,而折合到输入(RTI)的电压噪声在1 kHz时约为3 nV/√Hz,本分析将其视为宽带噪声。U1和U2的电流和电压噪声在差分输出端的总噪声贡献(均方根值)可以表示为:

10.png

其中,eNv,U1U2是U1和U2的RTI电压噪声引起的输出电压噪声,而eNI,U1U2是输入电流噪声引起的输出电压噪声。对输入端各分量噪声的平方和求平方根(RSS)可以得到RTI电压噪声,然后由增益和反馈网络RF和RG进行放大。类似地,电流噪声经过RSS处理后,由RG转换为电压噪声,再经放大传输至输出。输入电流噪声非常小,其贡献微不足道,因此电阻和放大器的电压噪声是输出端的主要噪声源。

11.png

10.双放大器VOCM噪声模型

由U1和U2的增益和反馈电阻网络(RF1、RF2和RG)引起的输出噪声为:

12.png

其中,室温下1 kΩ电阻的热噪声为4.06 nV⁄√Hz。

在输出端合并U1和U2的电压噪声及其反馈电阻网络噪声,忽略电流噪声,使用公式1和3可得到:

13.png

从之前的讨论可以得知,随着增益的提高,放大器的电压噪声很容易成为主导噪声。使用较小的RG值(例如500 Ω)可以大大降低电阻的噪声。

VOCM电路 — U3U4噪声

接下来分析图10中VOCM电路的噪声。VOCM电路(U3和U4)的总噪声(包括电阻噪声,并忽略每个放大器的输入电流噪声)计算方式如下:

14.png

VOCM输出噪声 =

15.png

其中,R1//R2为R1和R2的并联等效电阻。从之前的讨论还可以明显看出,U3和U4的总噪声主要由放大器电压噪声和电阻噪声组成,因此最好保持较低电阻值,以有效减少其对整体噪声的贡献,使放大器噪声成为唯一的主要噪声源。VOCM电路输出端的噪声会出现在差分级的输入端,随后由差分级放大并传输至输出端。

VOCM电路单放大器U3噪声

如前所述,U3输出端的噪声作为U1和U2输入端的共模出现(显示为inp和inn,见图 11),因此不会给差分级带来噪声。额外的噪声来自电阻R3至R8。仔细检查可发现,差分级的每个输入端都有三个并联电阻——正输入端为R3至R5,负输入端为R6至R8(图11c),这也使得电阻的噪声贡献非常小。

在双放大器和单放大器VOCM电路这两种电路中,后者的噪声贡献要低得多,但其整体信号增益较低。此外,它的功耗更低,所需的放大器也更少。公式7表示图11中VOCM电路输出端的噪声;公式8表示差分级输出端变化对U1和U2的对应噪声贡献。

16.png

综合考虑 — ADC信号链的总SNR

ADC信号的总SNR由模拟前端(AFE)和ADC的总噪声贡献决定,其中可能包括来自其他噪声源的噪声。ADC信号链的总SNR由下式得出:

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18.png

11.单放大器VOCM噪声模型

其中,VREF被认为是双极性输出ADC的正满量程。

总体而言,信号链的总SNR可以用图12来总结。

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12.数据采集前端信号链

ADC的噪声与AFE输入端的噪声相结合,会使ADC的实际总SNR低于理论或理想值。为将AFE的噪声与ADC的噪声结合起来,需要将ADC的SNR转换为其均方根积分噪声等效值,如下所示:

20.png

例如,ADAQ7767-1的典型SNR为-106 dB,等效有效值噪声为14.5 μV。

ADAQ7767-1是一款24位数据采集解决方案,带有集成ADC驱动器和抗混叠滤波器,增益为1、0.364、0.143 V/V,250 kSPS时噪声带宽(BW)为110 kHz,其陡峭截止频率主要由其数字砖墙滤波器决定。ADA4625-1/ADA4625-2的典型宽带电压噪声为3.3 nV⁄√Hz,因此图13中差分级(U1和U2)的输出噪声贡献(噪声增益为6)为:

eN,V_U1U2 = [√2(3.3 nV)2] (500 Ω + 1.5 kΩ + 1 kΩ)/500 Ω = 28 nV⁄√Hz;U1和U2 RTI噪声引起,使用公式1。

eN,RES_U1U2 = √[2.87 nV(6)]2 + (4 nV)2 + (4.97 nV)2 = 18.4 nV⁄√Hz,电阻增益网络引起,使用公式3。

eN,U1U2 = √(28 nV)2 + (18.4 nV)2 = 33.5 nV⁄√Hz,差分级的总输出噪声贡献。

根据公式 8,其中差分级输入端三个电阻(1 kΩ)的并联等效值为333.3 Ω,噪声为2.3 nV⁄√Hz:

eNO,VOCM_U3 = 6√2(2.3 nV)2 = 19.5 nV⁄√Hz,电阻R3至R8引起的输出噪声贡献。

因此,ADAQ7767-1输入端的总输出噪声计算如下:

21.png

ADAQ7767-1的输入增益级配置设置为0.143 V/V,输入范围为±28 V (56 V p-p)。鉴于-106 dB的典型SNR相当于14.5 μv有效值噪声,将输入电路噪声与器件噪声相结合可得出如下结果:

22.png

输入电路对系统总噪声的贡献非常小,部分原因在于ADAQ7767-1的输入增益较小。请注意,110 kHz来自砖墙式数字滤波器,因此乘以带宽时无需带上滤波器带宽调整因子。根据-106 dB的典型SNR,信号链的最终SNR将为:

23.png

使用LTspice对图13中的输入电路进行噪声仿真(图14),表明110 kHz带宽的总有效值噪声为12.3 μV rms。将其乘以0.143 V/V的增益,得到ADAQ7767-1输入端噪声为1.8 μV有效值噪声,这与计算出的总输入噪声值相同。

24.png

13.具有高压输入的ADAQ7767-1精密信号链

25.png

14.13所示ADAQ7767-1输入电路中的LTspice噪声

表1为使用ADAQ7767-1的其他增益时所得的信号链总SNR。

1.ADAQ7767-1不同增益下的信号链总SNR

AFE   (FDA)噪声(V rms)

带宽(Hz)(砖墙)

ADAQ7767-1增益

ADC输入总噪声(V rms)

系统总噪声(V rms)

SNR   (dB)

3.88E-08

1.10E+05

0.143

1.84E-06

1.46E-05

-105.94

3.88E-08

1.10E+05

0.364

4.68E-06

1.52E-05

-105.58

3.88E-08

1.10E+05

1

1.29E-05

1.94E-05

-103.49

图13中仅使用了单放大器VOCM电路。该电路可用于向前端信号链系统提供大输入电压,而不会对噪声性能产生显著影响。双通道放大器VOCM电路可以在相同的总信号增益下提供类似的噪声性能。噪声分析部分“VOCM电路 — U3和U4噪声”中给出的噪声方程可用于计算双通道放大器VOCM电路输出端的总噪声,并且可以应用同样的方法和概念来计算信号链的总SNR。

结论

在本文介绍的电路中使用ADA4625-1/ADA4625-2创建复合FDA,可实现具有可调共模的低噪声、高电压输出解决方案,进而可以驱动具有宽输入范围的高性能数据采集信号链。通过适当配置差分级的反馈网络,该方案既能支持单端输入,也能支持差分输入。单放大器VOCM电路功耗更低,使用的放大器更少,故而优于双放大器VOCM电路。我们的示例表明,在增益较低时,FDA电路不会对ADAQ7767-1信号链的总SNR产生显著影响。对于增益1 V/V、0.364 V/V和0.143 V/V,其输入范围分别为±4.096 V、±11.264 V和±28 V;增益最低时输入范围最宽,并且从该解决方案中受益最大。

关于ADI

Analog Devices, Inc. (NASDAQ: ADI)是全球领先的半导体公司,致力于在现实世界与数字世界之间架起桥梁,以实现智能边缘领域的突破性创新。ADI提供结合模拟、数字和软件技术的解决方案,推动数字化工厂、汽车和数字医疗等领域的持续发展,应对气候变化挑战,并建立人与世界万物的可靠互联。ADI公司2023财年收入超过120亿美元,全球员工约2.6万人。携手全球12.5万家客户,ADI助力创新者不断超越一切可能。更多信息,请访问www.analog.com/cn

作者简介

Darwin Tolentino现任ADI公司产品/测试开发经理,常驻在菲律宾甲米地垂亚斯将军城,主要负责精密μModule®信号链相关业务,该信号链为精密数据转换提供集成式完整解决方案。他于2000年加入ADI公司,起初担任产品制造工程师,后来成为产品与测试开发工程师,负责为各种线性和精密产品(如放大器、基准电压源和转换器)设计ATE解决方案。

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作者:Philipp JacobsohnSmartDV首席应用工程师

Sunil KumarSmartDV FPGA设计总监

本系列文章从数字芯片设计项目技术总监的角度出发,介绍了如何将芯片的产品定义与设计和验证规划进行结合,详细讲述了在FPGA上使用硅知识产权(IP)内核来开发ASIC原型项目时,必须认真考虑的一些问题。

全文从介绍使用IP核这种预先定制功能电路的必要性开始,通过阐述开发ASIC原型设计时需要考虑到的IP核相关因素,用八个重要主题详细分享了利用ASIC IP来在FPGA上开发原型验证系统设计时需要考量的因素。同时还提供了实际案例来对这些话题进行详细分析。

这八个主题包括:一款原型和最终ASIC实现之间的要求有何不同?当使用FPGA进行原型验证时会立即想到哪些基本概念?在将专为ASIC而设计的IP核移植到FPGA架构上时通常会遇到哪些困难?为了支持基于FPGA的原型,通常需要对ASIC IP核进行哪些更改?我们如何确保在FPGA上实现所需的性能?在时钟方面必须加以考量的因素有哪些?如果目标技术是FPGA,而不是ASIC,那么需要如何测试IP核的功能?设计团队最后还应该牢记什么?

在以往的文章分析了这八个主题之后,最后将通过一个实际案例来回顾前面讲到的八项关键设计考量因素,并揭示合规性测试、互操作性测和实现方法,以及从不同的方法可能带来不同的结果与目前非常流行的“视点前移(shift left)”模式相结合来对全文进行总结等精彩内容。

作为全球领先的验证解决方案和设计IP提供商,SmartDV的产品研发及工程应用团队具有丰富的设计和验证经验。在国产大容量FPGA芯片和IP新品不断面市,国内RISC-V CPUIP提供商不断发展壮大的今天,SmartDV及其中国全资子公司“智权半导体”愿意与国内FPGA芯片开发商、RISC-V IP和其他IP提供商、集成电路设计中心(ICC)合作,共同为国内数字芯片设计公司开发基于本地FPGA的验证与设计平台等创新技术与产品。

实际案例:使用基于FPGA的方法来确认USB 3.2 Gen2x1 Device IP

要实现一个可工作的FPGA原型并不是一件容易的事。通常,工程师的想法是使用合适的FPGA逻辑综合和布局布线(P&R)工具,将已经可用于ASIC技术的IP核映射到足够大且快速的FPGA上就足够了,以达到一个功能性FPGA实现。这里的要求是所需的功能应该即刻可用,并且无需进行任何更改。IP核的制造商必须达到这一期望。毕竟,IP核应该能够集成到现有设计中,且不会有任何重大的时间延迟。假设IP供应商已经提前进行了所有必要的测试,以致于将功能集成到现有电路中毫无困难。

然而对于IP提供商来说,将IP核移植到FPGA架构中是一个具有挑战性的目标——如果不付出相当大的努力,这几乎是不可能的。事实是,在没有适当的基础架构和外围设备的情况下,测试一个孤立的IP核只有有限的价值。例如,“独立”实现并不能保证在符合所有规范的情况下实现所需的功能,特别是在FPGA不仅仅包含孤立IP核的情况下。如果要在FPGA中实现具有高时钟频率要求的其他电路部件,这一点尤为重要。

IP制造商面临的一个特别挑战是缺乏在后期实现中添加的电路组件的相关信息,如它们的复杂性,它们对时钟速度的要求等。事实上,一个内核可能已经成功地在与该问题无关的ASIC流片中使用了很多次。毕竟,IP核不仅要满足标准和规范所定义的所有参数(例如,USB 3.2总线协议规范),而且即使将其集成到一个复杂的整体系统中,该系统被映射到一个可编程器件(即FPGA)上,也仍然要能够工作。

这样一个完整系统的复杂性,加上它的所有组件,如微处理器、信号处理电路和接口,对所需的时钟频率是否能够实现以及FPGA提供的资源是否足够都有重大影响。必须有足够数量的等效逻辑门,但其他硬件参数也有限制,如存储器资源、时钟分布组件、高速IO/或收发器等。

为了实现可用于在FPGA电路环境中测试IP核的功能性系统,IP核供应商必须考虑的不仅仅是要提供的功能。IP供应商可以接触到自己创建的功能,但不能接触到IP核用户使用的开发和测试环境,也不能访问连接最终产品的外设,并通过这些外设提供物理输入信号。同样,也不能访问客户使用的模拟刺激和测试模式生成器。

验证覆盖范围也被视为是至关重要的;在任何可能的情况下,都应该涵盖极端情况,以避免在使用IP的后续阶段出现令人不快的意外情况。值得注意的是测试用的电路板,通常情况下市场可提供的印刷电路板,与IP核客户随后将用于所有测试的电路板都有不同。

在输出端,可以预见到的复杂性并不比输入信号的供应端更低。以USB接口为例,如果实现接口IP,就需要使用外部PHY作为物理接口。因为这是一个模拟接口,在FPGA上不可用,因此必须使用外部组件。这种PHY由各种各样的制造商提供,尽管希望将USB控制器连接到由最终客户选择的外部PHY组件上,不需要对物理接口进行任何与电气特性相关的更改,如电压值、摆幅、输出引脚的驱动器强度或接口的引脚分配,所有参数都必须在功能测试中进行详细验证。

这是确保物理接口符合所有规范的唯一方法,并且数据传输的质量也要符合预期。所有这些功能测试都必须提前进行,以保证在交付前的阶段就可提供功能。由于IP核必须是通用的,即不同的客户在不同的应用中选择PHY来配套都可用,测试设置必须在测试中包括来自不同制造商的许多不同的PHY

创建数据库也需要一些工作量。当然,仅仅提供RTL代码和相应的约束条件是不够的。为了简化将IP核集成到现有电路中的工作,通常提供以下数据库:

    Verilog中的RTL设计

    RTL能够在客户选择的FPGA逻辑综合工具上可以进行综合

具有豁免文件的LintCDC和逻辑综合脚本

    LintCDC和逻辑综合报告

如果适用,提供C语音驱动包(裸机驱动)

更详细的技术文档

易于使用的、带有Verilog测试用例的Verilog测试环境

    IP测试套件

为最终用户集成的IP测试台

用于RTL地址映射的IP-XACT文件

带有豁免的代码覆盖率报告

如果适用,提供IC设计文档/数据表

USB 3.2 Gen2x1 Device IP:实现、验证和确认(Validation

为了确认USB 3.2 IP核,需要对现有IP核进行大量的更改。包括对RTL代码本身的更改,以及对物理输入和输出的微调。对RTL代码的更改是很有必要的,以使时钟分布和时钟生成适应目标FPGA架构。为此,额外的、专用于FPGA的库组件就被实例化,如所谓的数字锁相环(MMCM)。

这时也很有必要将数据路径的总线宽度从32位调整到64位,否则就不可能控制PIPE接口中的时间冲突。由于对PIPE接口的更改,有可能将FPGA中的时钟频率从312.5MHz32位实现)降低到156.25MHz64位实现),从而使设计适用于目标FPGA目标。最后,FPGA上的布局布线就可以在不存在时间冲突的情况下完成。

除了上述的设计变更之外,Xilinx / AMD的专有微控制器,即专为该制造商的FPGA开发的Microblaze处理器也被集成到电路中,以执行实验设置所需的固件代码。由于USB 3.2 IP核被配置用于大容量存储应用,因此板载DDR3存储器被用于外部存储,该存储在FPGA本身上不可用,但在选定的原型平台上可用。USB控制器通过主AXI接口访问该DDR3存储器,而USB控制器的核心寄存器由处理器通过AHB从接口访问。

硬件平台选择如下配置:

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SmartDV USB 3.2 Gen2x1 Device Controller是为USB大容量存储应用而配置的。它完全符合USB 3.2规范(rev. 1.0)和USB 2.0规范(rev. 1.0)。IP内核有以下接口:

    USB 3.2 Gen2物理层接口

-64PIPE数据路径

    USB 2.0物理层接口

-16UTMI兼容接口

系统主数据路径接口

-64AXI主接口

系统从属寄存器访问接口

-32AHB从属接口

    EPO处理器接口

除了可用于证明电路功能(包括仿真、CDC检查、linting)正确性而采用的标准化验证方法之外,还进行了广泛的测试以确认电路的实现。最后,对IP核进行了认证。为了实现这一目标,USB3.2 Gen2大容量存储设备进行了USB Implementers Forum, Inc.推荐的多项合规性和互操作性测试,诸如电气、PHY、链路层和强度测试。认证测试是在台湾的Allion实验室进行的,这是一家获得USB-IF认证的机构。SmartDV的器件已与多个第三方主机进行互操作以便进行认证。

具体采用以下方法进行确认:

USB 3.2 Device IP合规性测试

    USBCV9章合规性测试(SSP/SS/HS/FS模式)

链路层合规性测试(SSP/SS模式)

所有合规性测试都已成功通过。

USB 3.2 Device IP互操作性测试

USB.org推荐的ASMedia USB 3.2 Gen2 Host进行互操作验证

器件列举测试(采用SSP/SS/HS/FS模式)

连接/分离测试

使用CrystalDiskMark性能基准测试工具,来进行数据传输测试(采用SSP/SS/HS/FS模式)

    MSC合规性测试

低功耗测试(睡眠/休眠/冷启动/热启动)

金树(gold tree)互操作性测试(拓扑更改)

所有互操作性测试都已成功通过。

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1USB 3.2 Gen2x1 Device IP确认平台框图

为了确认USB 3.2 Gen2x1器件的控制器,使用了来自制造商AMD / Xilinx的现成商用的FPGA平台。物理接口是通过使用来自M31公司的外部PHY卡来实现。

USB 3.2 Gen2x1 Device IP实现挑战

FPGA中实现USB 3.2控制器绝非易事。由于一些时钟频率相当高,时序收敛并不是一件容易的事;它需要对PIPE接口进行设计更改,并需要在FPGA的逻辑综合(Synopsys Synplify Premier)和Xilinx/AMD Vivado工具布局和布线功能中进行多次迭代。值得注意的是,所选FPGA中的逻辑资源利用率相对较低。

可以假设,在资源利用率较高的情况下,时序收敛会更加困难。基于这一假设,我们注意到市场上在过去一段时间里已经出现了一些功能更强大的FPGA器件,如Xilinx/AMD Virtex Ultrascale+/Kintex Ultrascale+、英特尔Stratix-10Lattice CertusPro-NX,它们都基于比Xilinx/AMD Virtex-7 FPGA更先进的工艺技术,虽然后者在设计和设置这些测试的时候仍然是被广泛使用的器件。可以放心地假设,使用这些新一代FPGA器件可以更容易地确保实现所需的时序。

Virtex-7 FPGAxc7vx485tffg1761-2)的资源利用率如下:

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通过调整这两种工具(Synopsys Synplify PremierXilinx/AMD Vivado)的约束和设置,在不违反时间约束的情况下就可能实现。系统中所使用的时钟域和对应的时钟频率如下图所示:

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然而,即使在时序收敛之后,设计也不会立即出现在板卡上。从PHY接收的数据没有在USB 3.2控制器中正确采样。因此,有必要部署额外的组件来调整IO延迟值,以便正确地对数据进行采样。

总的来说,使USB 3.2控制器能够与外部PHY互操作是一项极具挑战性的任务。除了解决某些互操作性问题外,还需要开发在Microblaze微控制器上运行所需的固件代码,以便在大容量存储应用模式下确认设计。

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2:在SmartDV实验室中的确认和性能测量设置

电路功能的确认,以及所有互操作性和合规性测试,都是在AMD/Xilinx的标准FPGA板上进行的。此外,测试设置允许我们去确定可实现的数据吞吐量。所有的测试和测量都使用了合适的设备。为了确定可实现的数据吞吐量,我们使用了CrystalDiskMark的性能基准测试工具。

结论:鱼与熊掌兼得?

部署可同样用于ASICFPGA架构的IP核是一项极具挑战性的任务。因此,必须谨慎选择IP核供应商,并全面询问其在FPGA实现方面的专业知识。

事实上,即使一款IP核已经经历了许多次成功的ASIC流片,并在许多芯片产品中得到了使用,但这并不意味着它可以很容易地用于FPGA。相反,尽管FPGA的复杂度通常比硬连线器件低很多,它们至少也需要与ASIC同样的重视程度。其将花费的努力经常被低估和忽视,特别是在ASIC开发在实现和验证方面捆绑了所有工程资源的时候。这在很大程度上是因为在有时间压力的情况下,再加上不断要求产品能够尽快进入市场,所以开发ASIC时难以对FPGA等可编程器件给予必要的关注。

事实仍然是,在ASIC验证中被忽视的错误几乎不可避免地会导致至少需要一次额外的流片,其结果是导致成本大幅增加和项目严重延迟,这与流行术语“加快产品上市时间”所描述的完全相反。通过认真地使用FPGA原型,实现“一次流片成功”的概率显著增加,这会带来许多优势,包括产品更早进入市场、研发团队可以即刻转向新的项目、项目整体成本得以优化等。

FPGA原型设计增加了验证覆盖范围,并增加了在产品开发的早期阶段发现错误的可能性,从而减少了在后期必须处理的错误。当然,使用预定义的和经过测试的IP核也提供相当大的优势,因为在这里可以预期更少的意外。通过扩展,最佳的IC设计解决方案则是结合了作为原型设计载体的FPGA和经硅验证的IP内核,来作为无错误实现的保证。使用经过试验和测试的验证工具及其所有功能,就可以完成其他工作,从而实现早期目标并成功完成项目。

现在有一个很流行的术语可以形容这种方法:视点前移(shift left)。

最后但同样重要的一点是,我们必须提到快速完成项目最重要的因素:人。经验丰富的专家团队对于电路功能的实现、验证和确认的价值是不言而喻的——这是最主要的成功因素。对于所有的工具、辅助工具和预定义的电路功能而言,如果你不知道如何高效地组合和使用它们,则它们都是毫无用处的。无论目标是ASIC还是FPGA,拥有强大且可靠的合作伙伴、具有必要专业知识和适当经验的专家团队,都是您成功的关键。

虽然电路设计从来都不是一件容易的事,但选择合适的合作伙伴肯定会让您更轻松。

本系列文章的目标是全面分享经验,帮助读者利用ASIC IP来实现完美的FPGA验证原型。欢迎关注SmartDV全资子公司“智权半导体”微信公众号阅读:

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关于作者:Philipp Jacobsohn

Philipp JacobsohnSmartDV的首席应用工程师,他为北美、欧洲和日本地区的客户提供设计IP和验证IP方面的支持。除了使SmartDV的客户实现芯片设计成功这项工作,Philipp还是一个狂热的技术作家,乐于分享他在半导体行业积累的丰富知识。在2023年加入SmartDV团队之前,PhilippJ. HauggSynopsysSynplicityEpson Europe ElectronicsLattice SemiconductorsEBV ElektronikSEI-Elbatex等担任过多个管理和现场应用职位。Philipp在瑞士工作。

关于作者:Sunil Kumar

Sunil KumarSmartDVFPGA设计总监。作为一名经验丰富的超大规模集成电路(VLSI)设计专业人士,Sunil在基于FPGAASIC原型设计(包括FPGA设计、逻辑综合、静态时序分析和时序收敛)和高速电路板设计(包括PCB布局和布线、信号完整性分析、电路板启动和测试)等方面拥有丰富的专业知识。在2022年加入SmartDV团队之前,SunilL&T Technology Services Limited担任过项目经理和项目负责人职位。Sunil在印度工作。

关于智权半导体

智权半导体科技(厦门)有限公司是SmartDV Technologies™在华设立的全资子公司,其目标是利用SmartDV全球领先的硅知识产权(IP)技术和产品,以及在地化的支持服务来赋能中国集成电路行业和电子信息产业。目前,SmartDV在全球已有300家客户,其中包括十大半导体公司中的七家和四大消费电子公司。

SmartDV2007年由经验丰富的ASIC设计专业人员迪帕克·库马尔·塔拉、杜尔加·拉克什米·塔拉和卡维塔·塔拉·哈里多斯在印度创办。自成立以来,SmartDV一直专注于IP领域并不断推出广受市场欢迎的IP产品,这得益于我们在集成电路IP领域内发展出来的独具创新的技术与方法。

通过将专有的SmartCompiler™技术与数百位专家工程师的知识相结合,SmartDV可以快速、经济、可靠地定制IP,以实现您独特的设计目标。因此,无论您是为下一代SoCASICFPGA寻找基于标准的设计IP,还是寻求验证解决方案(VIP)来测试您的芯片设计,您都会发现SmartDVIP非常容易集成,并在性能上可力助您的芯片设计实现差异化。

了解更多关于SmartDV和智权半导体的信息,请浏览:www.smart-ip.cn,或发邮件到:chinasales@smart-ip.cn

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