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作者：电子创新网张国斌

日前，英特尔的一位董事提出了一个关于芯片制造技术的重大观点：未来芯片制造将更多地依赖蚀刻技术，而不是传统的光刻技术。这一观点可能会对半导体行业的技术路线和市场格局产生深远影响。

目前的芯片制造主要依赖于光刻和蚀刻两个核心步骤。光刻是将电路图案投影到硅片上的过程，而蚀刻则是通过化学或物理方法去除多余材料以形成实际的三维晶体管结构。

我们可以将投影式光刻想象为胶片摄影。胶片摄影是通过按下快门，光线通过镜头投射到胶卷上并曝光。之后通过“洗照片”，即将胶卷在显影液中浸泡，得到图像。

光刻机光刻的工作原理也是类似，光刻就是把芯片制作所需要的线路与功能区做出来。利用光刻机发出的光通过具有图形的光罩对涂有光刻胶的薄片曝光，光刻胶见光后会发生性质变化，从而使光罩上得图形复印到薄片上，从而使薄片具有电子线路图的作用。这就是光刻的作用。照相机拍摄的照片是印在底片上，而光刻刻的不是照片，而是电路图和其他电子元件。

光刻技术是一种精密的微细加工技术。常规光刻技术是采用波长为2000～4500埃的紫外光作为图像信息载体，以光致抗光刻技术蚀剂为中间（图像记录）媒介实现图形的变换、转移和处理，最终把图像信息传递到晶片(主要指硅片)或介质层上的一种工艺。

而刻蚀工艺是利用化学或物理方法，将抗蚀剂薄层未掩蔽的晶片表面或介质层除去，从而在晶片表面或介质层上获得与抗蚀剂薄层图形完全一致的图形。集成电路各功能层是立体重叠的，因而光刻工艺总是多次反复进行。例如，大规模集成电路要经过约10次光刻才能完成各层图形的全部传递。

ASML的极紫外（EUV）光刻机是现代高端芯片制造的关键设备，能够实现7纳米及以下制程的高精度图案转移。然而，这些设备价格昂贵，单台成本高达3.8亿美元。

英特尔董事认为，未来的晶体管设计（如环绕栅极场效应晶体管GAAFET和互补场效应晶体管CFET）将更多地依赖蚀刻技术，而不是光刻技术。

GAAFET（环绕栅极场效应晶体管）：栅极完全包裹晶体管通道，能够实现更好的电气控制和更低的漏电。

CFET（互补场效应晶体管）：通过垂直堆叠n型和p型晶体管，显著减少单元面积，提高晶体管密度。

他说新型三维晶体管结构需要从各个方向“包裹”栅极或创建堆叠结构，这要求芯片制造商更精细地去除晶圆上的多余材料。因此，蚀刻技术在制造这些复杂结构时变得至关重要。

蚀刻技术的优势

成本效益：蚀刻设备的成本远低于高数值孔径（high-NA）EUV光刻机。

工艺灵活性：蚀刻技术更容易调整，以适应不同的三维结构。

生产效率：减少晶圆在昂贵光刻设备中的停留时间。

垂直扩展：通过垂直堆叠晶体管，提高密度，而无需进一步缩小特征尺寸。

对行业的潜在影响

短期影响（2025-2027年）：芯片制造商将继续投资光刻和蚀刻技术，但研发重点将逐渐转向三维晶体管架构。

长期展望（2028年以后）：光刻设备的需求可能会趋于平稳，而先进的蚀刻系统需求可能会大幅增长。

市场格局变化：如果蚀刻技术成为关键，像Lam Research、Applied Materials、Tokyo Electron以及中国的中微等蚀刻设备制造商的市场地位可能会显著增强。

显然，英特尔董事的观点表明，半导体制造技术可能正处于一个转折点。随着芯片从平面设计转向垂直设计（如GAAFET和CFET），蚀刻技术的重要性将显著提升。这并不意味着光刻技术会变得无关紧要，但其在高端芯片制造中的主导地位可能会被削弱。对于芯片制造商、设备供应商和投资者来说，理解这一技术转变至关重要，因为它将影响未来十年的半导体创新方向。

面对这样的趋势，ASML会作何感想？本就被中国追赶，现在大客户英特尔又这样说，估计ASML要破防了。

作者：电子创新网张国斌

据外媒报道，软银集团创始人孙正义正计划在亚利桑那州打造一个大型人工智能和制造业中心，如果全面建成，可能耗资高达1万亿美元。该项目内部被称为“水晶之地”（Project Crystal Land），旨在打造一个用于构建人工智能系统和机器人技术的产业园区。孙正义已与台积电、三星和特朗普政府就该项目进行了沟通。

孙正义的“水晶之地”项目旨在复制中国深圳的规模和一体化程度，建立一个专注于制造人工智能工业机器人和推进人工智能技术的高科技中心。该基地将容纳软银支持的专注于自动化和机器人技术的初创公司、愿景基金投资组合公司（例如Agile Robots SE）运营的工厂，并可能吸引台积电和三星等主要科技合作伙伴的参与。如果该项目全面实施，其成本可能高达1万亿美元，旨在将美国打造为人工智能和高科技制造业的领先中心。

鉴于台积电在英伟达人工智能处理器制造中发挥的作用，软银正考虑将其纳入该计划。然而，一位熟悉台积电内部想法消息人士表示，该公司目前计划在其美国项目中总计投资1650亿美元，这与软银的项目无关。报道称，三星电子也已接洽参与。

据传软银已与政府官员举行会谈，探讨为投资该制造业中心的公司提供税收优惠。这其中包括与商务部长霍华德·卢特尼克（Howard Lutnick）的沟通。据报道，软银正在寻求联邦和州两级的支持，这可能对该项目的成功至关重要。熟悉软银计划的消息人士告诉彭博社，该项目仍处于早期阶段，其可行性将取决于私营部门的兴趣和政治支持。

为了资助“水晶之地”项目，软银正在考虑通常用于大型基础设施建设（如管道）的基于项目的融资结构。这种方法可以按项目进行融资，并减少软银自身所需的前期资本。“星际之门”人工智能数据中心计划也正在探索类似的模式，软银正与OpenAI、甲骨文和阿布扎比的MGX共同推进该计划。

关于“水晶之地”项目的传闻是在软银继续扩大其在人工智能领域的投资规模之际出现的。该公司正准备向 OpenAI 投资 300 亿美元，并以 65 亿美元收购云原生 CPU 公司 Ampere Computing。尽管这些举措正在积极推进，但“星际之门”基础设施的融资速度低于最初的预期。

截至 3 月底，软银的流动资金约为 3.4 万亿日元（230 亿美元）。为了增加可用资金，该公司最近出售了其持有的 T-Mobile 美国公司约四分之一的股份，筹集了 48 亿美元。该公司还持有 25.7 万亿日元（1764.6 亿美元）的净资产，其中最大一部分持有芯片设计公司 Arm Holdings。

老张认为不管孙正义是否投资这个项目，深圳是最大受益者，近年来，深圳隐隐有被杭州等超越的迹象，这次孙正义说要打造下一个深圳而不是杭州，这给深圳做了广告了啊，不过总体而言，深圳的产业链优势也是很明显的。

在6月20日召开的2025中国（深圳）集成电路峰会上，深圳市半导体行业协会咨询委员会周生明主任在发言中指出，据深圳半导体行业协会统计，2024年深圳市集成电路产业营收为2839.6亿元，增长率为32.9%。截至2024年底，深圳市共有集成电路企业727家，增长率11.2%。其中，设计企业456家，制造企业8家，封测企业82家，设备及零部件企业133家，材料企业48家。从营收上看，深圳集成电路产业规模超出预期！

他表示深圳各区已经各区形成了集成电路设计、装备、材料特色，开工的重大项目也进展顺利！深圳的二次腾飞在即！

注：本文为原创文章，未经作者授权严禁转载或部分摘录切割使用，否则我们将保留侵权追诉的权利

作者：电子创新网张国斌

AI正在与千行百业融合提升生产力效率，EDA自然也不能落伍，那EDA与AI结合后会替代人类吗？EDA工程师会大量失业吗？

6月20日——在今天召开的2025中国（深圳）集成电路峰会人工智能与EDA分论坛，国际国内EDA领先厂商都就AI与EDA的结合发表了自己的洞见。

西门子EDA 全球副总裁及亚太区技术总经理 Lincoln Lee(李立基)指出随着IC日益复杂，设计生产力缺口是一个现实且日益严峻的问题，因此要利用AI来提升设计效率。

他认为在EDA领域，AI不是要取代人，而是要将资源负担从人力转移到机器，例如:通过在大量运行的基础上进行智能化参数探索和优化来改善结果，以可能增加计算需求为代价，实现更好的 PPA 指标、此外AI要减轻总体资源负担，例如:通过消除不必要的验证并自动识别问题的底层根本原因，大幅减少计算需求和调试时间。

他表示西门子已经很早就开始研究将AI跟EDA流程结合，2017年，西门子收购了Solido Design Automation，因为传统的设计和验证方法已经难以满足现代半导体产品开发的需求，变化感知设计和特征提取等基于机器学习的新技术应运而生，成为解决IC设计和验证挑战的关键技术。Solido Design Automation在这一领域拥有领先的技术和产品，能够为西门子提供强大的技术支持，帮助其更好地应对IC市场的机遇和挑战。

收购完成后，Solido Design Automation的技术和产品被整合到西门子旗下Mentor的业务中，进一步丰富了Mentor的模拟/混合信号（AMS）验证产品组合。通过此次收购，西门子将这些先进技术与Mentor现有的IC验证解决方案相结合，形成了行业领先的解决方案组合，能够更好地应对IC电路验证所面临的挑战，为客户提供更高效、更可靠的电子设计自动化工具。

从公布的数据看AI带来的效率提升还是很惊人的！

李立基表示半导体行业致力追求实现无错误设计、全面的功能测试、高制造良率延长产品生命周期。其中准确性和可靠性是关键，但是AI有幻觉问题。

因此他认为AI与EDA的结合要关注五点：

1、可验证性:您能判断 À 模型是否正确吗?

2、可用性:我的团队会容易上手吗?

3、通用性:这种AI方法在所有方面都适用吗?

4、Robustnes稳健性:我的设计进度可以押注在它上面吗?

5、Accuracv准确性:A1 模型有多接近完美?

他表示AI在西门子 EDA 解决方案中的角色是循序渐进和多阶段的，如在设计技术上，实现算法和系统优先的设计，并由全面数字孪生技术支持，在性能上，通过预测模型和消除冗余工作，实现多个数量级的改进。在高级分析上，可以处理与日俱增的大型数据集，更好地理解和分析先进设计。在深度洞察上，能以远少于传统技术的时问获得全新洞察并指导设计人员查找根本原因。“AI不是取代工程师而是要强化工程师的人类智能。”他指出。

对此你怎么看？欢迎留言讨论。

注：本文为原创文章，未经作者授权严禁转载或部分摘录切割使用，否则我们将保留侵权追诉的权利

来源：意法半导体

基于多个高功率应用案例，我们可以观察到功率模块与分立MOSFET并存的明显趋势，两者在10kW至50kW功率范围内存在显著重叠。虽然模块更适合这个区间，但分立MOSFET却能带来独特优势：设计自由度更高和更丰富的产品组合。当单个 MOSFET 无法满足功率需求时，再并联一颗MOSFET即可解决问题。

然而，功率并非是选用并联MOSFET的唯一原因。正如本文所提到的，并联还可以降低开关能耗，改善导热性能。考虑到热效应对导通损耗的影响，并联功率开关管是降低损耗、改善散热性能和提高输出功率的有效办法。然而，并非所有器件都适合并联， 因为参数差异会影响均流特性。本文将深入探讨该问题，并展示ST第三代SiC MOSFET如何完美适配并联应用。

分立MOSFET和功率模块

分立器件采用单管封装形式（每个封装仅含单个MOSFET或二极管），可灵活选择通孔插装（THT）或表面贴装（SMD）封装。这种形式对拓扑设计和混合封装应用没有任何限制。

功率模块则截然不同：其内部器件按特定拓扑（如全桥）集成，一旦封装完成，既无法修改拓扑也不能调整器件参数。因此在原型设计阶段，工程师需要投入更多精力进行仿真验证，而使用分立器件时能直接进行实物测试。

功率模块有两大优点：

• 功率耗散：功率模块的横截面结构通常包括散热基板、陶瓷电气绝缘层以及铜平面走线，硅或碳化硅芯片（如MOSFET）通过烧结工艺直接连接在铜走线上。这种设计在散热方面具有显著优势：散热基板可直接与散热器接触，无需额外电气绝缘，两者之间仅需导热界面材料（TIM，如导热硅脂）即可实现高效热传导。 

• 模块的另一大优势在于缩短换流回路，这一点虽比散热设计更复杂，但效果极为关键，能有效降低寄生参数。走线本身具有电阻和电感，长度越长，寄生效应越严重：电阻会因流经的RMS电流产生不可忽视的导通损耗；电感则会在电流变化时引发电压过冲，开关速度越快，电压尖峰越高，甚至可能损坏器件。 

在以下方面，分立器件难以与模块相比：

• 散热设计：分立器件的散热基板通常不绝缘且与MOSFET漏极相连，因此导热界面材料需同时满足绝缘和导热需求。 

• 走线长度：分立器件芯片间的走线长度较长。电流通过键合线流至封装引线，然后流至PCB，再返回。

在模块中，器件并联非常简单：两颗芯片并列安装，其余节点通过短键合线连接。走线更短且热耦合性能更优。

分立器件之间的热耦合性能不如模块好。热量从芯片到封装，再通过导热界面材料 (TIM) 到达散热器，再到其他 MOSFET。每种介质以及它们之间的每次转换都会产生热阻，导致温度梯度。

并联分立MOSFET的动机

尽管存在上述局限，分立MOSFET并联仍具备不可替代的优势：设计灵活性、参数可扩展性、供应链冗余以及原型验证便捷性。此外，并联本身还能带来以下物理层面的优化： 

热阻与封装散热面积成反比。若将损耗均分至两个相同器件，总散热面积翻倍，单个封装的热耗减半，从而使结到散热器的热阻降低一半，器件实际温度更接近散热器温度。 

MOSFET损耗主要包含导通损耗和开关损耗。 导通损耗由沟道导通电阻（RDSon）引起，并联N个相同MOSFET可使总RDSon降至1/N。

图 1 导通示例：Ch1 漏极-源极电压、Ch4 漏极电流，Math耗散功率

开关损耗源于开关过程中电压与电流的重叠（图1）。尽管瞬态时间极短，但高压大电流下峰值功率非常显著。通过对功率随时间进行积分（曲线下方的区域）可得到特定条件下的开通能量和关断能量，将二者乘以开关频率（若条件变化则累加1秒内的所有能量），即可计算出开关损耗。

给定条件是值得注意的地方，因为开关能量很大程度上取决于几种参数：瞬态时间、电压、电流和温度。关于并联方案，在开关能量的电流函数中隐藏着一些优势。（图2）

Figure 2 Example of switching energies: single MOSFET and two in parallel

图 2 开关能量示例：单个 MOSFET 和两个MOSFET并联

开关能量的变化曲线不是线性的，略呈指数趋势。因此，电流加倍会导致能量增加超过两倍。并联时，结果正好相反：如果将电流均分到两个相同的器件，总开关能量会比单个器件单独开关时更低。

如果我们将功率模块中的一个 MOSFET 与两个分立 MOSFET 进行比较，则该模块将处于劣势：

对比功率模块中的单个MOSFET与分立形式的两个MOSFET，模块反而处于劣势：

• 散热路径：由于模块结构不同，散热路径难以比较，但是，分立器件通过更大散热面积可弥补结构劣势，甚至超越模块性能。 

• 导通损耗和开关损耗：分立MOSFET并联的导通损耗是功率模块的二分之一，开关能量损耗显著降低，因此，并联分立 MOSFET 在损耗方面优势非常明显。

这说明，在所述功率范围内，分立器件并联与模块方案存在性能重叠。使用更多的相同规格的器件可以提高功率，而并联时选择更高导通电阻而成本更低的器件，仍有可能在相同功率下与模块方案竞争。

热失控——优势背后的隐患

MOSFET的导通电阻（RDSon）并非静态参数，其数值随电流变化，且受温度影响更为显著。在当前功率范围内，碳化硅（SiC）MOSFET已成为主流选择，其RDSon温度特性远优于硅基MOSFET。 

图3： SCT011HU75G3AG 的导通电阻对温度归一化曲线

以ST最新一代HU3PAK封装（顶面散热）的SCT011HU75G3AG为例（图3），导通电阻RDSon非常低，是并联设计的理想选择。

然而，从25°C至175°C其导通电阻Rdson仅上升约50%，与标准硅基MOSFET相比，这一增幅明显更低，传统硅基MOSFET在150°C（而非175℃，这是其绝对最高额定温度）时RDSon增幅可达200%。

平坦的导通电阻（RDS(on)）温度曲线是理想设计特性，能使导通损耗随温度变化保持稳定。然而，当损耗上升时，存在热失控风险：损耗增加导致温度升高，进而进一步加剧损耗。这种正反馈效应曾是硅基MOSFET的难题，但对碳化硅（SiC）器件通常可忽略——除非采用并联配置。 

为何存在这种差异？关键在于参数离散性，尤其是导通电阻RDS(on)。以型号SCT011HU75G3AG为例，其标称RDS(on)为11.4 mΩ，但实际可能高达15 mΩ。虽然同一批次中出现如此大偏差的概率较低，但我们仍以此极端情况分析：15 mΩ比11.4 mΩ高出32%，意味着在相同电压下该器件承载的电流将减少32%。因此，11.4 mΩ的MOSFET会产生约32%的额外损耗并更易发热。若RDS(on)随温度上升的斜率更大，虽然会导致更高损耗，但发热更严重的MOSFET会通过自我调节（升温导致电阻增加）使电流向低温器件转移。 

实际应用分析

实际应用中的风险等级如何？由于并联MOSFET共享散热器（存在热耦合），这仍构成严重威胁。为验证此问题，我们通过仿真进行深入研究：假设两个HU3PAK封装的SCT011xx75 MOSFET（TO247封装表现会更好，此处选择更严苛案例），一个RDS(on)=11.4 mΩ，另一个=15 mΩ。散热器温度设定为90°C，采用导热界面材料（TIM）为填隙胶（导热系数7 W/(m·K)，厚度0.4 mm）。在总RMS电流140A条件下，重点关注导通损耗。HU3PAK的冷却面积为120 mm²，计算得TIM导致的壳到散热器热阻为0.476 K/W。 

模拟实验结果

• 140 A 电流中的 63 A 流经15 mΩ MOSFET，壳温为 123.7°C，结温为 139.9°C

• 其余的77 A流经11.4 mΩ MOSFET，壳温为 131.8°C，结温为 151.8°C。

当前电流失匹率为 22%，而初始值为 32%，并且两个 MOSFET 都有充足的温度裕度，即实际温度与最高绝对温度的差值很大。TIM导热胶的热梯度是一个关键因素，在15 mΩ MOSFET中，从外壳到散热器，温度降幅达到 33.7°C，而另一个 MOSFET则达到41.8°C。在这种情况下，TIM导热胶才是真正的限制因素，而MOSFET 之间的电流失衡不是问题。热导率选定为 7 W/(m∙K)，这个值不错，但并非最佳。幸运的是，近期市场需求推动了对此类材料的研究，现在已出现超过 20 W/(m∙K) 的电隔离间隙填充材料。

结论

功率模块适合高功率应用场景，但分立MOSFET也具备诸多优势，使其同样适用于模块的功率范围。选择合适的MOSFET，需要考虑哪些关键因素？答案是优异的开关性能和出色的热管理性能。

幸运的是，意法半导体的第三代 SiC MOSFET 应运而生，并联时仍能保持稳定开关性能，其导通电阻RDSon 的热变特性在降低能量损耗和有效抑制热失控实现了双重优化。