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作者:Imagination Technologies

8月21-23日,2024年RISC-V中国峰会在杭州黄龙饭店举行。作为已推出多款Imagination Catapult系列RISC-V CPU半导体知识产权(IP)的提供商,以及全球领先的GPU和AI加速器IP厂商,Imagination Technologies积极参与了此项中国大陆规格最高、规模和影响力最大的专业会议之一,并在大会现场展示了其RISC-V CPU+GPU集成优化平台。Imagination专家就如何利用系统性创新加速RISC-V CPU的采用和普及、借助GPU在智能化时代加速RISC-V CPU的落地和产业化、以及在汽车应用中发挥RISC-V架构的优势等话题,以及公司的展示与演讲反映了RISC-V的多个发展趋势而得到与会专业人士广泛关注。

Imagination在CPU领域早已布局并积极拥抱和推动RISC-V,公司是RISC-V国际基金会的早期会员和开发工具等相关工作组领导成员,以及“RISC-V软件生态促进组织(RISE)”的创始成员,长期致力于RISC-V相关标准的制定和技术的开发,承担RISC-V基金会开发工具工作组的组织协同工作,为RISC-V的技术发展和生态繁荣做出贡献。公司也积极推动RISC-V产品的开发和应用,在2022年6月推出Catapult系列CPU中首款32位高实时性嵌入式RISC-V CPU RTXM-2200,并于近期推出了64位高性能密度应用处理器APXM-6400。

作为本届峰会黄金赞助商,Imagination积极参与了主会议、技术研讨会、展览展示和同期活动,带来了最新的 GPU、CPU、AI 等技术演示,以及三场主题演讲和专题演讲活动,全面展示了RISC-V技术和生态的发展趋势。

基于高性能RISC-V的集成优化平台大放异彩

在峰会现场,Imagination展出了采用其最新发布的APXM-6200 CPU与其BXE-2-32 GPU核集成设计打造的CPU+GPU完整解决方案。作为RISC-V处理器性能向上的代表,Imagination APXM-6200 CPU是一款64位按序RISC-V应用处理器,带有双发射11级指令流水线,可为消费和工业应用工作负载提供同类产品中最佳的性能密度。与一些业界熟悉的应用处理器IP相比,APXM-6200大幅缩小了片芯占用面积,同时性能密度高出这些产品数倍到十倍。

作为一款依靠高性能和低平台迁移难度来获得用户信任的RISC-V应用处理器,APXM-6200可以根据客户的性能需求选择单核、双核和四核配置,并通过每核功率控制实现最高系统效率和缓存连贯性。该处理器在保持高性能、高灵活性的同时,还支持RISC-V矢量扩展并具有专门针对AI加速器的快速数据耦合,这使芯片设计工程师能够更轻松实现RISC-V+AI加速器,如与Imagination的全系列GPU IP实现高效和高安全性集成,从而在提升系统性能的同时还省去了大量的开发和验证工作量。

在其题为《推动RISC-V普及,Imagination推出革命性CPU和GPU集成解决方案》的演讲中,Imagination计算部门副总裁Shreyas Derashri表示:物联网和消费性产品领域一个非常明显的趋势是嵌入式计算正在催生集成化程度越来越高的优化计算平台,基于RISC-V的CPU通过预先集成的方式与GPU和AI/NPU等加速计算单元形成了功率效率、总线利用率和存储带宽利用率都更高的新型优化计算平台。

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这种系统化的设计和生态化的合作,也成为了RISC-V开放指令集架构的一个新优势,从而推动了高性能的RISC-V CPU去适应和满足许多新的应用场景,为RISC-V的下一步发展创造了新的机会。同时,由于今天的智能化应用中需要处理的大量信息是图像和语音,因此GPU作为智能化计算加速器的用武之地越来越多,超过40%的半导体应用场景需要使用GPU来进行处理,这在安卓等应用市场上已经非常明显,因此RISC-V+GPU集成化计算平台的重要性不言而喻。

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更高性能的应用带来繁荣的新生态

在前三届RISC-V中国峰会上,多数RISC-V厂商的展示和介绍都以突出的领域应用性能指标来替代其他架构的32位MCU产品和嵌入式方案,或者以定制化的模式来吸引用户的关注和采用。然而本届峰会的热点是,诸如Imagination等多家领先的厂商带来了高性能技术和产品,全面反映了RISC-V技术和产品正在多个方向上实现性能向上突破,同时加上RISC-V架构的开放性和安全性,正在吸引越来越多的在其他架构上已经验证过的硬件、软件栈、框架和应用开发合作伙伴,成为服务器和边缘智能等新应用的架构选择。

Imagination产品市场总监郑魁在主题为《Imagination GPU赋能RISC-V产业化落地和生态创新》发言中提到:随着诸如Imagination APXM-6200 CPU这样的64位高性能RISC-V应用处理器不断面市,加上行业中不断涌现的各种通用和开源智能计算框架和工具,为RISC-V + GPU + AI集成化智能处理平台提供了巨大的推动力。Imagination作为同时提供RISC-V CPU、多样化的GPU和AI加速器产品供应商,我们预判边缘智能应用将加速走进市场。

Imagination在本届峰会上的APXM-6200 CPU + Imagination B系列GPU现场演示吸引了众多行业人士驻足了解详情,虽然该演示只是一个运行在FPGA上的演示板,但是对于许多中国芯片设计公司,以及他们下游能够快速整合各种AI框架和开发工具的系统厂商而言,这意味着他们可以以非常快的速度针对不同的应用场景,开发出目前市场上十分火爆的嵌入式/边缘智能和推理计算盒子,从而以高性价比和能效来满足嵌入式和边缘智能需求。

全面周详的产品设计推动实际应用

作为RISC-V生态最重要的GPU合作伙伴,Imagination在本次峰会上展示了360度环视以及汽车电子仪表盘演示。智驾芯片供应商可以利用这种同时满足ISO26262功能安全(FuSa)要求的RISC-V和GPU IP组合,针对传统的域控制机制或者新兴的区域控制模式快速开发高性能、高确定性和芯片面积更加优化的智驾芯片,并借助Imagination长期以来在汽车行业得到广泛应用和充分验证的Hyperlane技术去实现硬件虚拟化,全面满足汽车应用对高性能、高可靠性和高安全性的综合需求。

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在本届峰会上,Imagination CPU产品管理部门总监Matthew Bubis发表了题为《RISC-V架构用于高完整性、功能丰富的汽车应用》的专题演讲,他表示:汽车市场对所有半导体厂商都充满了吸引力,但是在这个市场中的关键因素是质量(Quality)、可靠性(Reliability)、安全性(Safety)和可实现性(Availability)等“汽车产品四性”;同时因为新车型开发速度越来越快,因此为领域特定应用开发专用芯片或者IP并不是一种合理、高效和有效的方法,这个市场需要的是同时兼顾汽车产品四性的可扩展架构。

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RISC-V架构为汽车芯片设计师和工程师带来了更大的自由度和应用发挥空间,因而它比其他的ISA更适合用在汽车电子系统中,特别是在汽车软件和工作负载异常复杂的今天,包括但不限于人机界面(HMI)、驾驶辅助和自动驾驶(ADAS/Autonomy)以及全面的人工智能/机器学习(AI/ML)。为此,Imagination选择推出了“RISC-V CPU + PowerVR GPU”的汽车IP平台,它可以最高效地支持图形处理、各种计算、硬件虚拟化和智能化等现代汽车功能。

这种组合并不是Imagination汽车IP平台的全部,更为重要的是其可以同时确保性能和汽车产品四性的IP开发流程,通过引入诸如基础危害分析 (PHA) 和故障模式及影响分析 (FMEA)等多项创新,该公司的系统级开发流程通过了最为严格的ASIL-D认证,因此其B系列和D系列PowerVR GPU也顺利地通过了严格的ASIL-B认证。当然,Imagination的RISC-V系列CPU也采用了同样的开发流程,可以确保其能够满足严格的汽车产品四性。

同时,Imagination在预先集成RISC-V CPU和GPU的时候,还进行了进一步的创新,实现了高安全性和可靠性的耦合以及更好的PPA性能,使下游的芯片设计厂商和最终的tier-1和车厂都能得到关键组件和系统层面都具有功能安全性(FuSa)的解决方案。正是通过这样全面周详的IP开发流程、高性能密度等功能性、以及从组件到系统层面的安全性和可靠性设计,确保了RISC-V处理器在汽车市场的应用。

本届RISC-V中国峰会已经落幕,但是Imagination等公司在峰会上通过推出高性能的RISC-V CPU IP、通过提供RISC-V CPU + GPU/加速器等解决方案、以及可以确保RISC-V CPU的可靠性和安全性系统方法,彰显出RISC-V在已经取得初步成功的32位MCU、嵌入式处理器和SoC之外,在更多的高价值市场上充满了机会。

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凭借广泛的蓝牙、Wi-FiUWB 802.15.4 IP 产品组合,Ceva荣获IPNest最新设计 IP 报告评定为 2023 年无线接口 IP 营收第一名,市场份额高达67%

帮助智能边缘设备更可靠、更高效地连接、感知和推断数据的全球领先半导体产品和软件IP授权许可厂商Ceva公司(纳斯达克股票代码:CEVA)宣布,根据IPNest最新设计IP报告,Ceva继续保持无线连接 IP市场第一位,在2023年IP市场营收中占据67%的市场份额。Ceva-Waves无线连接IP组合涵盖了多种最常用的基于标准无线连接IP,包括蓝牙、Wi-Fi、UWB和802.15.4,这些IP可以单独授权,也可以通过Ceva-Waves-Links系列作为多标准解决方案进行授权。除了实现高性能、高可靠和低功耗的连接外,这些无线产品组合还是Ceva进军需要创新边缘AI处理和感知能力的其他物联网应用领域的关键。

344. Ceva_IPNest_WIoT-Market-Share(PR).jpg

Ceva早在十多年前便已经在无线连接 IP领域取得领导地位,从蓝牙开始,扩展到 Wi-Fi、802.15.4 以及最近的 UWB。随着物联网的出现,我们身边几乎所有电子设备都已联网,从而推动了半导体公司将无线连接集成到MCU和SoC设计中。无线设计专业人才稀缺,加上严苛的成本、功耗和上市时间限制,带来业界对Ceva无线连接IP的高涨需求,在2023年全球范围销售了超过13亿台采用Ceva无线连接IP的设备。仅在蓝牙领域,Ceva 估计其2023 年全球蓝牙物联网市场份额为 35%*,TWS 耳机市场份额为 45%**(不包括苹果公司)。在Wi-Fi 6方面,Ceva迄今已拥有40多家授权厂商客户,预计将在两年内占据25%到30%的Wi-Fi物联网市场份额。最近,Ceva开始向客户提供下一代 Ceva-Waves 蓝牙信道探测(Channel Sounding)、Wi-Fi 7、UWB 2.0 和 802.15.4 IP的授权许可,这将推动公司市场份额进一步增长。

IPnest首席分析师Eric Esteve博士表示:“多年来,Ceva一直是半导体行业无线接口IP的主导供应商,专注于低功耗创新,并且不断率先将最新标准推向市场。在日益紧密连接的世界中,作为拥有丰富无线连接 IP 的 IP 供应商,Ceva产品组合提供了行之有效的解决方案,能够更快速、更低风险地将多标准无线连接集成到芯片设计中。”

Ceva首席战略官Iri Trashanski补充道:“无线连接是每台智能边缘设备的基本组成部分,也是公司战略的基础,使得任何设备都能更可靠、更高效地连接、感知和推断数据。IPNest最新IP设计报告再次确认了我们与全球众多领先半导体公司和OEM厂商紧密合作,助力数十亿台设备成功实施无线连接的辉煌业绩。我们的客户依赖Ceva成熟可靠的 IP,为现有和未来的产品提供安全的高性能连接。随着连接的设备变得越来越智能,我们的感知 IP 和边缘 AI NPU 产品组合完美地补充了我们的无线 IP,并且为客户的智能边缘产品发展规划提供了单一来源和统一方法。”

*市场份额基于 ABI Research Bluetooth Market Tracker - 2024 年第二季数据,不包括手机出货量,以及 Ceva 内部数据。

**市场份额基于截至 2023 9 月的 52audio 和摩根士丹利研究公司对 Ceva 客户市场份额的估计。

关于Ceva公司

Ceva热忱地为智能边缘带来全新的创新水平。我们的无线通信、感知和边缘AI技术是现今一些先进智能边缘产品的核心。我们拥有更可靠、更高效地连接、感知和推理数据的广泛IP 组合,包括用于蓝牙连接Wi-FiUWB 和5G 平台 IP,实现无处不在的强大通信;以至可扩展的边缘人工智能 NPU IP传感器融合处理器和提升设备智能的嵌入式应用软件。我们的差异化解决方案在极小的硅片尺寸内以超低功耗提供卓越性能。我们的目标简单:为业界提供半导体产品和软件 IP,创建更智能、更安全和更紧密互连的世界。今天,Ceva 正在努力践行这一理念,支持全球超过 170 亿个创新性智能边缘产品,涵盖从人工智能智能手表、物联网设备和可穿戴设备,直到自动驾驶汽车和 5G 移动网络。

Ceva总部位于美国马里兰州罗克维尔,公司遍布世界各地的运营机构为全球客户群提供有力支持。我们的员工包括各专业领域的顶尖专家,能够持续解决最复杂的设计难题,帮助客户将创新的智能边缘产品推向市场。

Ceva: 助力智能边缘

关注Ceva微信订阅号,请搜寻 “CEVA-IP”

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提供超丰富半导体和电子元器件的业界知名新品引入 (NPI) 代理商贸泽电子 (Mouser Electronics)宣布将于828-30日首次亮相IOTE 2024第二十二届国际物联网展(展位号:10号馆 10B9号展位)。届时,贸泽电子将联合国际知名厂商Amphenol, Silicon Labs等聚焦AI、智能家居、可穿戴、物联网、边缘计算、智慧城市建设、电源管理等一系列热门技术与应用话题。

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贸泽电子亚太区市场及商务拓展副总裁田吉平女士表示:当前,全球物联网产业发展正呈现出强劲的增长势头,物联网与人工智能、大数据等新兴技术深度融合,推动产业数字化和智能化转型升级。本次深圳国际物联网展会将聚焦RFID、传感器、高精度定位、人工智能、云平台、物联网配套等前沿技术信息和资源,为产业链上下游打开更多合作接口。今年是贸泽电子首次亮相第二十二届国际物联网展,将携手一众原厂呈现各类新品和技术,欢迎广大电子行业的朋友们前来贸泽展台,解锁展会惊喜时刻,共话物联网产业精彩话题,探索更多产业发展新机遇。

贸泽电子作为连接产业上下游的中间代理商,持续为客户提供包含物联网、AI等多个领域的半导体和电子元器件产品,用户可以在贸泽官网随时随地进行一站式采购体验,轻松享用贸泽所提供的技术和采购资源,结合最新设计需求使用在线智能工具,以更好地助力研发设计。此次展会,贸泽电子将带来丰富的原厂新品板卡和技术方案,满足用户更多创意需求,推动物联网产业不断升级。

了解更多展会相关信息,请进入访问:https://www.mouser.cn/iotexpo-sz/

作为全球授权代理商,贸泽电子库存有丰富的半导体、电子元器件以及工业自动化产品。贸泽旨在为客户供应全面认证的原厂产品,并提供全方位的制造商可追溯性。为帮助客户加速设计,贸泽网站提供了丰富的技术资源库,包括技术资源中心、产品数据手册、供应商特定参考设计、应用笔记、技术设计信息、设计工具以及其他有用的信息。

工程师还可以一键订阅免费的贸泽电子报,及时了解业界新品动态和资讯。在订阅贸泽的电子报时,我们可以根据您不断变化的具体项目需求来提供相关的新闻报道和参考信息。贸泽充分尊重用户的权利,让您能自由掌控想要接收的内容。欢迎登陆https://sub.info.mouser.com/subscriber-sc 注册,及时掌握新兴技术、行业趋势及更多资讯。

关于贸泽电子 (Mouser Electronics)

贸泽电子是一家授权半导体和电子元器件代理商,专门致力于向设计工程师和采购人员提供各产品线制造商的新产品。作为一家全球代理商,我们的网站mouser.cn能够提供多语言和多货币交易支持,提供超过1200家品牌制造商的680多万种产品。我们通过遍布全球的28个客户支持中心,为客户提供无时差的本地化贴心服务,并支持使用当地货币结算。我们从占地9.3万平方米的全球配送中心,将产品运送至全球223个国家/地区、超过65万个顾客的手中。更多信息,敬请访问:http://www.mouser.cn

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由全球半导体解决方案供应商瑞萨电子(TSE:6723)冠名赞助的2024年全国大学生电子设计竞赛“瑞萨杯”信息科技前沿专题赛(以下:AITIC)颁奖典礼,于8月25日在桂林电子科技大学花江校区圆满落幕。

2024年度“瑞萨杯”信息科技前沿专题赛颁奖典礼圆满落幕.png

本届竞赛主题为“物联网+数字经济”,采用开放性竞赛方式。本次竞赛共设两轮参赛轮次,分别命题。初赛围绕“非图形图像的信息处理及测控技术”,共收到来自全国各地高校221支参赛队伍的报名,其中184支队伍提交了参赛设计。如赛前计划的,在4月末决出55支参赛队伍,与受邀入围的另外51支参赛队伍,共106支参赛队直接晋级决赛轮次,参与“瑞萨杯”的角逐。

决赛命题,围绕“读卡器技术”、“图形图像处理”、“实时在线的智能化方法”、“视觉、听觉或嗅觉等感知方法”等四大方向展开。经过8月23-25日三天的线下激烈竞争,最终来自安徽新华学院、桂林电子科技大学、南京大学、青岛大学、武汉大学、西安邮电大学的7支参赛队伍获得一等奖,其中,安徽新华学院的参赛队凭借“基于ROS的水上智能测绘养殖无人船系统”获得本届竞赛最高荣誉“瑞萨杯”。同时,经过组委会严格筛选,还决出二等奖13队,三等奖31队。

瑞萨电子全球销售与市场副总裁赖长青表示:“作为一家深耕半导体解决方案的全球化企业,我们深知专业人才对于产业发展的重要性,也深切感受到人才培养的不易。因此,我们会持续为中国乃至全球半导体产业专业人才的培养做出贡献。再此,我也由衷对本届专题邀请赛的圆满举办及落幕,表示祝贺。也向大赛组委会、以及在竞赛过程中给予帮助与支持的众多合作伙伴公司,表示感谢。”

瑞萨电子不断践行扎根中国,服务中国的理念,自2008年开始支持中国大学教育和专业人才培养,我们将持续为中国电子产业发展作出贡献。

关于瑞萨电子

瑞萨电子(TSE: 6723),科技让生活更轻松,致力于打造更安全、更智能、可持续发展的未来。作为全球微控制器供应商,瑞萨电子融合了在嵌入式处理、模拟、电源及连接方面的专业知识,提供完整的半导体解决方案。成功产品组合加速汽车、工业、基础设施及物联网应用上市,赋能数十亿联网智能设备改善人们的工作和生活方式。更多信息,敬请访问renesas.com。关注瑞萨电子微信公众号,发现更多精彩内容。

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作者:是德科技产品营销经理 Linas Dauksa

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如果企业拥有数据中心,需要关注的是人工智能(AI)技术可能很快就会部署到数据中心。无论AI系统是一个聊天机器人,还是横跨多个系统的自动化流程,亦或是对大型数据集的有效分析,这项新技术都有望加速和改善许多企业的业务模式。然而,AI的概念也可能会令人产生困惑和误解。是德科技的这篇文章旨在探讨有关AI网络如何工作以及该技术面临的独特挑战等五个方面的基本问题。

GPU相当于AI计算机的“大脑”

简单来说,AI计算机的大脑就是图形处理器(GPU)。过去,人们可能听说过中央处理器(CPU)是计算机的大脑。GPU 的优势在于,它是一个擅长进行数学计算的 CPU。当创建AI计算机或深度学习模型时,需要对其进行 “训练”,这就要求对可能包含数十亿个参数的数学矩阵方程进行求解。进行此种数学运算的最快方法是让多组 GPU 在相同的工作负载上运行,即便如此,训练AI模型也可能需要数周甚至数月的时间。AI模型创建后,会被迁移到前端计算机系统,用户可以向模型提问,这就是所谓的推理。

AI计算机集众多GPU于一身

用于处理AI工作负载的最佳架构是在一个机架中集成一组GPU, 并将其连接到机架顶部的交换机中。还可以有更多的 GPU 集成机架,按照网络层次结构连接所有 GPU。随着所要解决的问题的复杂性增加,对 GPU 的需求也就越大,有些将要部署的解决方案可能会包含数千个 GPU 集群。这不难让人联想到数据中心里一排又一排密密麻麻的服务器机架,这种场景非常常见。

AI集群是一个小型网络

在构建AI集群时,有必要将更多GPU连接起来,这样它们才能协同工作。而GPU之间的连接可以通过创建微型计算机网络的方式来实现,让GPUGPU之间能够互相发送和接收数据。

图1: AI集群.jpg

1AI集群

1展示了一个AI集群,其中最下方的圆圈代表了GPU在执行任务时的工作流程。将许多GPU连接到了机架顶部(ToR)的交换机。ToR 交换机还连接到了上图顶部的骨干网络中使用的交换机,这张图充分描绘了需要集成众多GPU时所采用的清晰网络层次结构。

AI部署的瓶颈在于网络

去年秋天,在OCP(开放计算项目)全球峰会上,与会者重点讨论了新一代AI基础设施。其中,来自迈威尔科技的Loi Nguyen充分阐述了由此出现的一个关键问题:网络已经成为新的瓶颈。

GPU在解决数学问题或者处理工作负载方面非常有效。这些系统完成任务的最快方法是让所有 GPU并行计算、协同工作来处理相同的工作负载。要做到这一点,GPU需要获取它们即将处理的信息,并且它们彼此之间可以互相进行通信。如果其中一个GPU没有得到它所需的信息,或者需要更长的时间来输出结果,那么所有其他GPU都必须等待,直到能够一致协作来完成任务。

从技术角度来讲,拥堵的网络造成的数据包延迟或者数据包丢失可能会导致系统需要反复重新传输数据包,并显著延长完成任务所需的时间。这意味着,可能会有价值数百万或数千万美元的 GPU闲置,从而影响最终的结果,当然也可能会影响希望通过利用AI技术获得商机的企业的上市时间。

测试是成功运行AI网络的关键

为了高效运行AI集群,用户需要确保GPU得到充分利用,这样才能较早地完成学习模型的训练,并将其投入使用,实现投资回报最大化。这就需要对AI集群(图2)的性能进行测试和基准测试。然而,这并不是一件轻而易举的事儿,因为GPU和网络架构之间有着千丝万缕的联系和诸多设置,它们需要在架构上实现互补,以满足处理工作负载的需要。

图2: AI数据中心测试平台及如何测试AI数据中心集群.jpg

2AI数据中心测试平台及如何测试AI数据中心集群

这给AI网络带来了诸多挑战:

-考虑到成本、设备的可用性、熟练的网络 AI 工程师的时间、空间、功率和热量等因素的限制,很难在实验室中复刻完整的工作网络。

-在工作系统上执行测试会降低工作系统可用的处理能力。

-由于工作负载的类型以及数据集的规模大小和范围可能大不相同,因此所要研究的问题也会难以重现。

-深入洞察GPU之间的集体通信也颇具挑战性。

应对上述挑战的方法之一是,首先在实验室环境中对所提出的设置的一个子集执行测试,以便对JCT、整个AI集群所能达到的带宽等关键参数进行基准测试,同时将这些参数与Fabric容量利用率以及内存缓冲区消耗情况进行比较。这种基准测试有助于找到GPU/工作负载的分布与网络设计/设置之间的平衡点。当计算架构和网络工程师对结果比较满意时,他们就能够将这些设置应用到执行任务的工作系统中并且衡量新的结果是否理想。

小结

为了充分释放AI的潜能,需要优化AI网络的设备和基础架构。企业的研究实验室和学术机构致力于对构建和运行高效AI网络所涉及的各个层面进行分析,以解决在大型网络上执行任务所面临的挑战。尤其是在当前行业最佳实践正不断发生变化的情况下,形势更是如此。只有采用这种可以反复验证、高度协作的方法,业界才能实现可重复的测试,并灵活地尝试各种“假设 ”场景,这是优化AI网络的基础。

关于是德科技

是德科技(NYSE:KEYS)启迪并赋能创新者,助力他们将改变世界的技术带入生活。作为一家标准普尔 500 指数公司,我们提供先进的设计、仿真和测试解决方案,旨在帮助工程师在整个产品生命周期中更快地完成开发和部署,同时控制好风险。我们的客户遍及全球通信、工业自动化、航空航天与国防、汽车、半导体和通用电子等市场。我们与客户携手,加速创新,创造一个安全互联的世界。了解更多信息,请访问是德科技官网 www.keysight.com

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作者:电子创新网张国斌

8月19日,第四届滴水湖中国RISC-V产业论坛在上海临港滴水湖畔召开,与往届一样,本届论坛也将推介10款代表中国先进IC设计水平,并与应用需求紧密结合的优秀国产RISC-V芯片新品。

在下午的推介环节中,益思芯科技(上海)有限公司解决方案副总裁唐杰介绍了该公司开发的基于RISC-V架构的面向智慧家庭的FTTR光网络芯片。

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唐杰表示益思芯科技成立于2020年,最早研发数据中心DPU,当时认为DPU的基本架构是ARM CPU+数据处理器,但现在这颗CPU变为RISC-V架构了。目前公司的主要业务以智能网卡为主,同时也有和国内领先服务器厂商一起合作开发的存储加速卡

近年来,随着互联网和智慧家庭市场的快速发展,FTTR技术逐渐成为了行业关注的焦点,FTTR(Fiber To The Room 即光纤到房间)已经成为光纤到户的新一代演进,它通过将光纤网络直接连接到用户的家庭房间或办公室内部,增强了全屋网络覆盖,实现了房内网络速度和稳定性的质的飞跃。

根据工信部数据,截至2024年3月末,我国已建成互联网宽带接端口11.53亿个,其中光纤接入(FTTH/O)端口11.13亿个,具备千兆网络服务能力的10G PON端口数达2456万个。用户方面,固定互联网宽带接入用户总数达6.47亿户,其中FTTH/O用户6.18亿户,千兆及以上用户1.77亿户。

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唐杰表示益思芯的FTTR解决方案处于行业领先地位,2024年3月11日,益思芯首款自主研发的 Nandgate FTTR 芯片成功点亮并打通实际流量。目前,益思芯的FTTR解决方案已经完成工信部认证及Wi-Fi等认证,FTTR全光网络解决方案满足运营商级别标准,通过认证并产品化,这颗芯片就是基于RISC-V架构。

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他指出整个芯片基于28nm工艺,主频600MHz,芯片框架分为三个部分:首先是RISC-V的核心部分,选用了芯来300系列作为MCU的核心。此外,益思芯科技与芯来共同开发了一个DMA引擎,以实现数据包的高效传输。

除了内核外,益思芯科技还决定将芯片的控制部分从之前运行在两个ARM A9核心上的架构转移到RISC-V上。与此同时还开发了DPU(数据处理单元)专门处理网络包,并设计了自己的以太网交换机,能够高效处理网络流量。此外,该芯片还集成了PON MAC模块,将光网络中的协议数据流转换为以太网流量,以支持Wi-Fi等功能。

“光网络相对于以太网的一个主要优势在于其能够轻松实现1分32或1分64的网络分布,这只需要一个简单的分光器即可,而不需要像以太网那样依赖功耗高、成本高的交换机。此外,在RISC-V上运行国产实时操作系统成本并不高,其网络协议栈也能够通过软件处理一些简单的网络控制包,因此作为控制路径,RISC-V的表现仍然十分出色。”唐杰指出。

“由于我们的以太网交换机是自己做的,能够非常好的处理网络流量。同时,我们会有PON MAC,光网络把协议数据流转成以太网。Wi-Fi本质上也是以太网,然后传输到各个房间去。所以说芯来的RISC-V非常给力,我们在28nm就可以跑到600兆,我们是全光网络芯片中最早“点亮”的RISC-V架构芯片。”他指出,“因为我们的PON这边会涉及到一部分模拟的,这一块其实还是做了一些调整,采样的调整、包括有一些算法的调整,然后最终才真正的点亮。所以说RISC-V目前来讲,在MCU来讲是非常好的、与用ARM差别也不是特别的大。”

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唐杰表示由于光本身是无源的、对于传输信号来说不需要有任何中间放大。因为“无源”,所以可以节省成本、可以节省布线。一次布线可以用50年,用光运维也相对简单。

他表示全光网络-远程接入场景有基于光的无源交换、布线简单,多业务融合支持电话、PC、手机、监控、打印、存储等业务,多系统接入、上行接入FTTH、无线5G、甚至是卫星介入,网络易演进、光纤带宽可以支持1-400G、无感升级,维护管理简单、光网络管理简单,一次投入、终生升级等。

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由于中国市场运营商较早部署FTTR,未来十年内中国的FTTR占比将领先全球,到2030年将达到25%以上。具体规模上Omdia预测了2023年底中国的FTTR用户数将超过700万户。而其实际发展速度可能要高于预期:中国信通院在《中国宽带发展白皮书(2023年)》中指出,我国FTTR等新业务从试点部署迈向规模化发展,截至2023年9月底用户规模已超过800万户。

看来,RISC-V不仅在物联网、人工智能领域发挥作用,未来,在全光网络芯片领域也将大显身手!

注:本文为原创文章,未经作者授权严禁转载或部分摘录切割使用,否则我们将保留侵权追诉的权利

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8月22日,宇凡微在深圳成功举办模块革新潮·引领新个护” 2024模块新品发布会活动圆满落幕,反响热烈,彰显了宇凡微在个护模块领域的创新实力与市场引领力。

本次发布会由广东省粤港澳大湾区战略性新兴产业发展促进会协办,前瞻研究院、招商银行、江苏银行、民生银行、芯片超人、充电头网作为支持单位,并获得十余家专业媒体鼎力支持,普冉、九齐、中科蓝讯、中微半导体、昂瑞微、金誉半导体、钜芯集成、灵动微、派芯微、时新集团、西马龙科技、德怡半导体、宝莱科技等知名企业的积极参与,现场有近200名观众到场。此外,本次发布会全程线上直播,近7万名观众线上参与,预计曝光30-40万次,场内外气氛热闹非凡。

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本次发布会由罗湖科工局领导王思聪主任致开幕词,拉开了活动的序幕。随后,黄永盛教授进行了精彩的主题分享,深入探讨了行业前沿趋势。会上,宇凡微携手前瞻产业研究院,联合发布了个护行业电动牙刷伺服电机模块业内首份白皮书,为业界树立了新的标杆。紧接着,宇凡微隆重推出了四款专为个人护理领域设计的创新模块产品,展现了其在技术创新与市场应用方面的深厚实力。

此外,发布会还特设了个护行业高峰圆桌论坛,邀请了五位行业内顶尖专家,就个人护理市场的未来发展、技术创新挑战与机遇等议题进行了深入交流与探讨。这一环节不仅为参会者提供了宝贵的行业洞察,也促进了业界的交流与合作。

本次发布会还得到了江苏银行、民生银行、招商银行等银行机构的大力支持。金融机构在会上推出了专为中小企业量身定制的银行金融产品,旨在为企业发展注入金融活水,助力企业实现更快更稳的发展。

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罗湖科工局王思聪主任作开场致辞

罗湖科工局王思聪主任从历史、教育、经济等方面介绍了深圳市罗湖区的城区特征,并通过数据展示了罗湖区近几年强劲的科技创新发展势头,介绍了罗湖区政府对包括芯片在内的智能终端行业所提供的一系列产业支持,并表示目前正在帮助华东地区的企业在华南地区拓展新的发展机遇。

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中山大学理学院副院长、教授、博士生导师,伽马光子对撞机及综合束流设施项目首席科学家黄永盛教授

黄教授分享《当下科技生产力发展机遇与挑战》主题演讲,从我国当下所面临的形势出发,阐述了我国现在的市场关系、转型痛点、科技博弈等矛盾,并提出了 “产+学+研+用”要一体化的观点。黄教授表示,此次发布会上推出的模块产品也具有高科技附加值的特性,包括芯片在内的新质生产力也是我国新型生产关系转型的重要力量。

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前瞻研究院董事长助理兼产业运营总经理黄晓丽

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前瞻研究院分析师邱老师

前瞻研究院董事长助理兼产业运营总经理黄晓丽介绍,前瞻产业研究院成立26年来监测了6600多个细分行业,每年发布几千份行业研究分析报告,在产业端赋能政企发展。

此次,宇凡微联合前瞻研究院,耗时三个月,共同针对个护行业电动牙刷进行了深度的调研分析,推出个护行业电动牙刷伺服电机模块业内首份白皮书邱老师介绍,白皮书对整个国内的电动牙刷消费市场做了深入的调研和分析,总结了当前电动牙刷行业发展面临的一些外部的宏观环境,以及它的市场现状特征和前景趋势。可以帮助电动牙刷企业加深对消费市场的了解,把握市场机会,提高企业经营效率,助力企业快速抢占市场商机。

技术平权,实现量产 宇凡微助推产业良性发展

作为本次发布会的主角,宇凡微黄总在现场隆重发布了4款个护行业模块新产品,引来全场瞩目。

1、火爆的电动牙刷市场,核心的伺服扫振电机

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宇凡微研发的伺服扫振电机是一款专门针对扫振电动牙刷而设计的驱动一体化伺服电机。秉承微型化、集成化、高性能的驱动芯片设计理念,这款驱动一体化伺服电机的驱动板集成了位置传感器和自主研发的伺服驱动芯片,并内置于电机内,体积小巧,无需外置驱动,控制只需调用命令,控制简单,大大提升了客户成品的上新速度。

2、暴力风筒电机,市场需求与技术创新的完美碰撞

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宇凡微研发的暴力风筒驱动方案是一款专门针对低压暴力风筒而设计的驱动方案。这款暴力风筒电机采用了驱动板内置的方案,体积小巧,无需外置驱动,控制只需PWM调速命令,控制简单。本产品由于驱动内置,利用风道散热,可实现更大的电机功率,风压大、温升低。

3、超声雾化模块,效率更高,成本更少

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宇凡微的超声雾化模块和定制化市场中同样的自激式产品相比,雾化效率高;即:同样的功率,雾化量大;

即:同样的雾化量,功率小;

即:同样的雾化量,电源更便宜;

雾化效率高,发热量小;

雾化专用芯片,集成度高等优势

该模块兼容92%雾化片,可通过通信协议与控制板进行通讯。产品稳定,工艺成熟,全自动化生产,持续降低封测成本,保持一年对1-2个细分市场做出定制化IC。

4、无线充模块,优异的充电表现

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宇凡微的15W无线充模块,待机功耗低20mW;充电效率高,可达82%;灵敏的异物检测(FOD),PCBA具有过压,过温检测保护;兼容性高,支持EPP15W、IPHONR MPP7.5W无线输出,支持无线TWS充电仓。支持华为,三星,苹果,小米等市面常见手机快充协议,充电表现优异。

发布会现场,宇凡微黄宇还从经营和战略布局方面分享了宇凡微如何从单片机代理、合封定制封装到单片机开发服务商不断迭代发展的心得。

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宇凡微总经理黄宇

黄宇引用《孙子兵法》中的一句话:“昔之善战者,先为不可胜,以待敌之可胜”。他表示,“现在这个时代下,企业先不要思考赚不赚钱,你得先保证这个企业先不要倒闭。”此外,黄宇也一直在强调“技术平权”,简单地说,就是把尖端科技普及化,人人都能体验到高端科技的乐趣。

黄宇表示,宇凡微选择伺服电机作为战略重点,主要有以下三点思考:

一是推出个护模块并不只是卖产品,更是卖一个赚钱机会,选择一个极具潜力的战略方向让更多人看到信心、希望与未来;

二是要有一个好的商业模式。宇凡微根据波特五力模型,从五个维度分析自身核心竞争能力;三是找到企业增长的第二曲线,基于现有的供应链去做延伸。
黄宇认为企业经营的本质是稀缺,以前是信息不对称、关系不对称、资源不对称,但随着互联网信息平权的冲击,传统的壁垒已经被打破。作为一家模块方案的服务商,宇凡微目前成交的客户有大几千家,产品在不断产生和升级,宇凡微希望不断为客户提供微型化、集成化、高性能的产品,助力客户快速量产和产业生态的良性发展。

五位行业专家深度交流,共话个护电器向上之道

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“创新与爆款——个人护理电器的向上之道”圆桌论坛

在以“创新与爆款——个人护理电器的向上之道”为主题的圆桌论坛环节,在芯片超人创始人&CEO姜蕾(花姐)的主持下,宇凡微总经理黄宇充电头网站长姚伦慧、天津梓溪品牌管理总经理臧龙、昂瑞微销售总监刘思平进行了热烈讨论。

宇凡微总经理黄宇指出,尽管当前市场上存在严重的产品同质化现象,但在数字化社会中,爆款产品依然有机会涌现。数字化提升了效率,扩大了市场选择,随着选择的增多,消费者的个性化需求也相应增加。不同的应用场景、年龄段和消费阶段,都可能催生出新的个性化需求。要打造爆款,产品不仅要具备极致的性价比,还要注重外观设计,要基于这些因素来优化产品设计。

充电头网站长姚伦慧则分享了他对爆款产品的独到见解。他认为,爆款不一定是全新的产品,更多时候是通过深入挖掘生活中的细微需求,不断改善用户体验与迭代。例如,过去人们用的是手动牙刷,如今有了电动牙刷,从第一代声波技术到第二代扫振一体,通过电机、芯片设计和算法的不断优化,刷牙体验得以重新定义。随着人们对生活品质的追求和科技水平的提升,每一种产品在数字化领域都值得重新打磨和优化。

天津梓溪品牌管理总经理臧龙从跨境电商的角度出发,结合自身团队与其他厂商合作打造电动牙刷产品的经验,探讨了个护产品的国际化机遇,并强调了在全球市场中精准把握消费者需求的重要性。

昂瑞微销售总监刘思平观察到,TWS耳机的诞生后,市场规模迅速扩大,催生了许多成功的公司。基于此,他从技术创新的角度提出了应用型微创新的理念。他举例说明,电动牙刷通过蓝牙技术引导用户正确刷牙,为已经存在多年的老技术注入了新的活力,展现了技术叠加与应用创新的巨大潜力。这种微型创新能够为消费者带来更好的使用体验,引发市场潮流。

通过这场讨论,嘉宾们共同探讨了个人护理电器行业的创新之道,并为未来的发展方向提供了宝贵的思路和启示。

科技+金融赋能个护行业,加速产业迈入新阶段

本次活动也得到了江苏银行、民生银行、招商银行的鼎力支持,三家银行的代表在现场分别介绍了他们的金融产品,希望能为电子行业上下游企业提供有力的金融支持,助力企业稳健发展。

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江苏银行“科创e贷”业务是向专精特新、高新技术等科创企业发放的全线上流程、全自动审批的科创专属网贷产品。额度高:额度最高1000万。期限长:根据企业技术产业化或订单周期等灵活确定,最长3年。流程快:全线上申请,客户无需注册、无需预开户、无需纸质材料,可通过江苏银行随e贷小程序直接进行额度测算,支持“批快贷”。

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民生银行以“服务零距离,产品零距离,关怀零距离”为业务准则,通过民生惠,民生e家,小微万里行,V+权益等产品打造全方位金融服务矩阵,为全国/全市的企业及企业主们提供专业、高效、可信赖的服务,陪伴企业一同成长。

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招商银行作为一家以“零售之王”著称的银行,在个人投融资方面都有较大竞争力。投资方面,境内针对高流动性资金可提供2%收益的T0理财,赎回实时到账,境外外币活期理财收益可达5%。融资方面,个人抵押贷款可做到最低10年2.8%利率,时间长利率低;个人信用贷最低3%,随借随还,按日计息。

本次活动得到了政府、高校、产业界、行业领袖以及银行等多方的大力支持。无论是政策的引导、学术的支撑,还是行业话题的讨论与资源的汇聚,都提供了坚实的后盾。此次发布会不仅展示了宇凡微在技术与创新方面的最新成果,也彰显了宇凡微与各界紧密合作、共同推动行业发展的坚定决心。未来,宇凡微会以此为起点,不断深耕电机模块领域,在技术与市场的双向驱动下,助力个护电器行业进入一个全新的发展阶段。

来源:宇凡微

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作者:Bob O’Donnell

谈及嵌入式设备,安全性一直是人们关注的一大话题。然而目前为止,人们的注意力都放在了错误的方向上。不安全的网络边缘计算和物联网设备已经证明,最薄弱(且经常被忽视)的环节往往导致重大的安全漏洞。

庆幸的是,设计师现在可以采用一些重要的新方案确保硬件可信根、集成加密、固件弹性等关键功能融入到各种互连设备的设计中。

秘诀是什么?FPGA

具体而言,全新低功耗FPGA解决方案,如莱迪思MachXO5D-NX™系列芯片,搭配莱迪思Propel™和莱迪思Sentry™软件解决方案,可以帮助设备和系统设计人员以经济高效、低功耗和简化的方式将这些功能集成到他们的产品中。

使用这些低功耗FPGA器件的众多优势之一是,它们可以为现有设计提供一层保护。与安全性同样重要的一个事实是并非每个设备设计师或工程师都是安全专家。因此,许多类型的设备在开发过程中都会在无意中产生潜在的安全漏洞。设备的功能可能非常出色,可以很好地满足市场和客户的要求,但这些潜在的安全漏洞可能会严重损害产品的成功,增加大量无形的支持成本,额外的开发工作等。

当然,由于这些原因和许多其他原因,许多供应商已经更多地关注安全相关问题。然而,随着安全挑战的数量和复杂性不断增加,针对某一设备阻止所有不同潜在安全漏洞的工作仍然十分艰巨

因此,许多设备设计人员都希望找到能够帮助他们应对现在和未来各类潜在安全问题的解决方案。像莱迪思MachXO5D-NX和莱迪思软件工具产品通过关注一些潜在关键漏洞,专门应对上述诸多挑战。

首先,MachXO5D-NX具有硬件可信根,用于确保设备的固件未受到任何更改。结合芯片的嵌入式闪存,确保了安全快速的启动过程,防止对FPGA流的恶意攻击。具体来说,MachXO5D-NX集成了高达57 Mb的可配置用户闪存(UFM),可用于数据存储和管理。

此外,该芯片的编程接口支持SPIJTAG,充分可配置,还提供锁定控制,用于防止先进的外部攻击启用制造后测试。这些功能的结合,以及对UDS(唯一设备密钥)的支持,可实现故障安全fail-safe固件更新。

这些器件还支持片上多重引导,具有流加密和身份验证功能,从而在现场更新流和固件时增强安全性和可靠性。为了进一步提高可靠性,还提供防回滚保护和可撤销根密钥选项,即便是最高级的固件安全威胁也能轻松应对

谈及加密,这些新芯片还支持最先进的加密算法,包括AES-256ECDSA-384/521SHA2-256,384/512RSA 3072/4096。设备设计人员只需将芯片应用到其设备设计中,即可集成NSA商业国家安全算法CNSA)套件推荐的最先进的安全技术。此外,由于FPGA可编程,随着新加密算法的开发,它们可以之后通过软件更新进行添加确保符合最新的安全标准。

鉴于人工智能或机器学习应用的安全威胁越来越复杂(且数量众多,以及由数字计算设备提供支持的基本社会服务(即基础设施)数量的不断增加,对莱迪思这些新产品的需求从未如此迫切。随着黑客组织开始参与创建和分发新的恶意软件威胁,防御的时机也从未如此关键。因此,构建嵌入式计算设备的公司和部署这些设备的组织需要尽可能警惕,减少与这些设备相关的风险因素。确保它们采用强大、可升级的硬件安全解决方案,如莱迪思的MachO5D-NX,是朝着这个方向迈出的重要一步。

【关于作者】

Bob O’Donnell是市场研究公司TECHnalysis Research的总裁兼首席分析师,该公司为技术行业和专业金融领域提供战略咨询和市场研究服务。


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继上个月推出全面升级的3700A曲线跟踪器后,我们与客户深入探讨了在测试过程中遇到的挑战,并展示了如何利用3700A来克服这些问题。泰克科技战略合作伙伴芯源系统(MPS),作为首席试用官及客户,为了给客户更好的服务体验,他们希望通过打造数字化服务体系,进行失效分析数据的全周期追溯,同时更加高效智能地完成测试任务。最新的3700A系列继承了370A/370B系列的易操作和快分析功能,同时改进了数据存储调用系统,从而协助芯源系统(MPS)更智能高效完成失效分析,提高其客户的满意度。通过新型电源管理芯片的研发、测试及应用全流程的整合使用体验,助力3700系列失效分析仪不断优化和完善,成就其高效分析之道。

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测试需求

面对市场上来源复杂、精度和可靠性参差不齐的二手设备,工程师在进行器件失效分析时常常面临准确性的挑战。为了提升分析结果的精确度,业界急需一种更为可靠和精确的分析工具。

客户面对的挑战之一是,测试数据没有办法高效保存,主要依靠拍照记录,这远远不能满足企业对数字化管理的高标准。为了提供更优质的服务,我们致力于构建一个全面的数字化服务体系,这不仅能提升客户的服务体验,也将极大提高我们的工作效率。因此,我们迫切需要一种能够实现失效分析数据全周期追溯,并能高效、智能完成测试任务的解决方案。

芯源系统(MPS)专注于提供高性能、高效率、低功耗的电源管理解决方案,其产品线涵盖了汽车、计算、工业、医疗、通信、物联网、消费等多个领域。深厚的系统级知识、强大的半导体设计专业知识、专有的半导体工艺和系统集成技术及创新能力,使得 MPS 能够为客户提供具有可靠、紧凑和单片的解决方案。

MPS一直致力于持续推出更多的更强性能、更高效率、更高密度的电源方案,致力于减碳减排,以帮助客户在AI和高性能计算方面达成日益迫切的节能减排目标。MPS未来的产品按照模块化与智能化的方向,依托全场景覆盖的电源产品,协助客户构建绿色节能、高效稳定的新型数据中心。

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解决方案

3700A曲线跟踪器的创新之处在于其高精度的快速失效分析能力,延续了泰克经典产品370A/370B在失效分析中的经典操作模式:手动I / V扫描,同时兼具自动扫描、正弦波输出,数据快速保存调出,其支持最高达1000V的源电流和500fA/500nV的测量分辨率,为漏电测试提供更宽范围更高精度,而3702A的大电流输出能力能为短路测试和接触电阻检测提供了更好的手段。

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此外,3700A曲线跟踪器还具备波形比较功能,能够实现实时曲线与先前存储曲线的比较能够快速完成客户样品与标准品的差异比较,而其脚踏式自动测试解放了工程师的双手,从而显著提高测试效率。

3700A系列能够对集成电路、晶体管、晶闸管、二极管、SCR、MOSFETs、光电元件、太阳能电池、固态继电器等半导体器件进行全面的静态参数测试,其多样化的配置,为工程师提供了一个功能强大、操作简便的测试工具。

该款设备继承了3700系列的易操作和快分析功能,同时改进了数字化信息管理系统,从而协助MPS更智能高效完成失效分析,这将帮助客户更智能、更高效地完成失效分析任务,进一步提升产业链客户的满意度。

了解3700A更多信息,https://www.tek.com.cn/products/keithley/data-acquisition-daq-systems/3700a-systems-switch-multimeter

关于泰克科技

泰克公司总部位于美国俄勒冈州毕佛顿市,致力提供创新、精确、操作简便的测试、测量和监测解决方案,解决各种问题,释放洞察力,推动创新能力。70多年来,泰克一直走在数字时代前沿。欢迎加入我们的创新之旅,敬请登录:tek.com.cn

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作者:Philipp JacobsohnSmartDV首席应用工程师

Sunil KumarSmartDV FPGA设计总监

本系列文章从数字芯片设计项目技术总监的角度出发,介绍了如何将芯片的产品定义与设计和验证规划进行结合,详细讲述了在FPGA上使用IP核来开发ASIC原型项目时,必须认真考虑的一些问题。文章从介绍使用预先定制功能即IP核的必要性开始,通过阐述开发ASIC原型设计时需要考虑到的IP核相关因素,用八个重要主题详细分享了利用ASIC IP来在FPGA上开发原型验证系统设计时需要考量的因素。

在上篇文章中,我们分享了第二到第四主题,介绍了使用FPGA进行原型设计时需要立即想到哪些基本概念、在将专为ASIC技术而设计的IP核移植到FPGA架构上时通常会遇到的困难,以及为了支持基于FPGA的原型,通常会对ASIC IP核进行的一些更改。本篇文章是SmartDV数字芯片设计经验分享系列文章的第三篇,将继续分享第五、第六主题,包括确保在FPGA上实现所需的性能和时钟两个方面的考量因素。

作为全球领先的验证解决方案和设计IP提供商,SmartDV的产品研发及工程应用团队具有丰富的设计和验证经验。在国产大容量FPGA芯片和IP新品不断面市,国内RISC-V CPUIP提供商不断发展壮大的今天,SmartDV及其中国全资子公司“智权半导体”愿意与国内FPGA芯片开发商、RISC-V IP和其他IP提供商、集成电路设计中心(ICC)合作,共同为国内数字芯片设计公司开发基于本地FPGA的验证与设计平台等创新技术与产品。

主题5:我们如何确保在FPGA上实现所需的性能?

当已经在ASIC上实现的IP核被移植到FPGA中时,解决性能问题至关重要。在具有高时钟频率的ASIC上运行的电路,在原型上可能必须进行调整,以达到运行所需的时钟频率。甚至可能需要以较低的时钟频率或降低复杂性来运行电路。这里以PCIe接口为例,这样的接口在物理上是用ASIC中的几个通道(lane)来实现的,但在FPGA中可能必须限制为单个通道。

另一种解决方案是使用被称为“降速桥(speed bridge)”的电路。这种电路能够降低以高时钟速度输入数据流的频率,然后馈送至FPGA中以较低时钟速度运行的IP核进行读取。这时在IP核的输出端需要另一个电路,因为输出数据流必须重新相应地提高时钟。否则,输入和输出的数据将不会与电路设计的其余部分同步。

这样的解决方案在技术上非常复杂,并且通常只在硬件模拟器或专用ASIC原型设计平台中提供。两者的成本都是极高的,因此遵循前面描述的电路改变路径通常更有意义:实现适合FPGAIP核,例如使用单通道PCI接口而不是在ASIC中通常使用的四通道。当然,这意味着IP核制造商在将ASIC的功能移植到FPGA的目标架构上时需要付出额外的努力;但结果是,FPGA的复杂性和资源占用程度都降低了,并且可以期望实现更高的时钟频率。

通常还需要使RTL代码适应FPGA特定的结构。相关的例子有乘法器、移位寄存器和存储器。FPGA具有所谓的“硬宏(hard macro)”,可以有效地实现复杂的电路。如果去构造一个由逻辑单元和寄存器组合而成的功能等效电路,而不是提供硬连线乘法器,这将导致一种带有许多“逻辑级别”上的实现,并且只能在FPGA上低效地映射。这反过来又导致可实现的时钟频率大大降低。ASIC是不会提供这种预先定义结构,因此必须调整RTL代码以使FPGA逻辑综合工具有机会去识别将要实现的功能。否则,有关该函数标识的信息(例如,乘法器、移位寄存器或存储器)可能会丢失。

同样,重要的是要确保主IP输入和输出的时钟是干净的。这是确保通过使用FPGA上提供的寄存器对物理输入和输出进行寻址的唯一方法。如果做不到这一点,它就不太可能满足时钟到输出规则的时序(tCO约束)要求。使用寄存的输入和输出通常是一种良好的设计实践,但必须注意要确保引入了良好电路设计这一要求。

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4:对于可靠的器件运行,诸如遵循时钟域交叉规则等良好的设计实践至关重要。

良好的设计实践是至关重要的。遵循时钟域交叉规则(CDC)可以支持可靠的器件运行,并避免发生时序违规。作为IP核的制造商,您有义务根据电路实现的通用规则开发您的产品。在具有一个以上时钟域的电路中,应特别注意避免亚稳态(metastable state)。从一个时钟域干干净净地过渡到另一个时钟域至关重要。为了实现这一点,必须在每种情况下选择最合适的变量。这可以是上面展示的通过寄存器级的简单同步,也可以根据需要通过更复杂的电路实现。一种可靠方法的案例是使用FIFO存储器。

主题6:在时钟方面必须加以考量的因素有哪些?

IP核从ASIC移植到FPGA上时的另一个要点是时钟分布。这是指IP核中包含的时钟结构,如果电路有多个内部使用的时钟域,并且在IP核中生成所需的时钟,则该时钟结构的实现必须兼容FPGA。为了能够在FPGA上无故障地运行电路,同步时钟分布是必不可少的。事实上,这是避免过多的时钟偏移(clock skew)和不可预测的时钟延迟的唯一方法。这意味着内部生成的时钟既不是波纹时钟(从FF时钟分频器产生的时钟信号),也不是门控时钟(从组合逻辑门中派生的时钟,如多路复用器)。这种结构并不可靠,因为在时钟分布中会出现不可预测的延迟。

FPGA具有专门的时钟网络来分配时钟信号,以确保在整个芯粒(die)上没有明显的偏移。如果因为使用派生时钟而不使用这些时钟网络,这不仅会导致时序问题,还会导致故障。一方面,不能保证在寄存器逻辑上可以保持已设置时间,这是因为时钟信号在分配到所有寄存器中后难以计算的延迟。另一方面,不能保证时钟信号到达寄存器时钟输入端时的速度,会比数据信号到达用于电路实现的顺序单元的“D输入”端更快,这反过来又会导致在保持时间方面出现违规行为。

ASIC设计相反,FPGA存在一个根本问题。在ASIC库中,为所有组件都定义了最短和最长时长。另一方面在FPGA中,时序分析只计算“情况最坏时的时间”——即最大延迟。正因为如此,数据信号也可以用比时序分析中的估计值更短的时间分配:因此,数据信号可以比时钟信号更早出现在寄存器中。为了解决这个问题,在可编程逻辑模块中经常使用一种兼容FPGA的时钟分布。不是使用许多不同的、彼此之间有明确联系的时钟信号,而是使用一个单一的时钟信号,并从其派生出使能信号(而不是分频时钟)。然后使用这些使能信号来实现所需的时钟域,结果是时钟域之间都是物理同步。

IP核内时钟分配的另一种可能性是使用锁相环/延迟锁相环(PLL/DLL),FPGA都有相应单元供开发者使用,他们也可被用于时钟生成。有必要使电路去适应目标架构,从而确保一个兼容的(同步)时钟分布。FPGA中的时钟分配要求与ASIC中的时钟分配要求不同。为了可靠地运行电路,可能需要更改IP核的RTL代码。理解这一点是重要的,即使完全相同的功能已经在ASIC上成功实现,情况亦是如此。此外,还需要提供特别用于FPGA的逻辑综合和P&R约束。

例如:如果使能信号被用于提供不同的时钟域,则所有的时钟控制单元(如FF、存储器)都要连接到一个主时钟上。这个时钟通常具有系统中最高的时钟频率。对于运行速度稍微比主时钟慢的时钟域来说,必须定义所谓的多周期约束。否则可能导致整个系统无法达到所需的时钟频率。在没有提供适当约束的情况下,时序估计假设所有时钟域都必须达到主时钟定义的系统时钟频率。当然,现实中并非如此;一大部分电路根本不需要达到这个频率,因为它们是通过使能逻辑控制的。反过来,缺少约束将导致时序违规。因此,在创建打算映射到FPGA中的电路时,就应该特别注意提供合适的逻辑综合和布局布线(P&R)约束。

即使在IP核具有多个时钟域的情况下,必须注意确保时钟比率是被明确地进行定义;在FPGA的启动阶段中,其设计是确保电路功能在定义的时间点覆盖所有的时钟域,并且通过使用一个合适的时钟生成器和适当的时序约束来避免时钟之间的偏移。

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5PLL/DLL可用于在多时钟设计中创建一个已定义的启动序列。(图片来源:SmartDV

PLL/DLL的用途并不局限于调偏、频率合成和时钟操作。另一个应用是以这种方式去设计FPGA的启动序列,电路功能在所有时钟域的规定时间内都能得到保证。PLL上电后自动锁定;无需额外重置。只有当时钟稳定时,复位才会解除。这在具有多个时钟域的电路中是必不可少的。

当然,这种预防措施只有在时钟彼此同步的情况下才有必要。在这种情况下,就需要通过相应的逻辑综合约束来定义相关时钟域的确切比例。这不仅需要提供带有相应设置脚本的RTL代码,还需要提供将IP核集成到电路中的所有必要的时钟约束和时序特例,如多周期路径和假路径约束。

需要注意的是,如果一个电路包含多个时钟,不仅要特别注意时钟结构,还要特别注意复位分布。如果没有特别注意到同步复位域,就不会以违反时序要求而终止运行,但可能导致电路故障。

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6:如果一个电路包含多个时钟,必须同时特别注意到时钟和复位分配。

为了无故障地使用IP核,时钟域的同步是必不可少的。在分配复位信号时,需要对复位域交叉采取适当的预防措施。

接下来:

本系列文章的目标是全面分享经验,帮助读者利用ASIC IP来实现完美的FPGA验证原型,在前两篇文章中讲述了了解ASIC IPFPGA验证原型的区别并提前做相应规划和调整之后,本篇文章介绍了我们如何确保在FPGA上实现所需的性能,以及在时钟方面必须加以考量的因素。接下来将介绍剩下的两大主题:如果目标技术是FPGA而不是ASIC,那么需要如何测试IP核的功能?设计团队还应该牢记什么?欢迎关注SmartDV全资子公司“智权半导体”微信公众号继续阅读。

最后,SmartDV在利用8个主题进行相关介绍和分析之后,还将提供实际案例:用基于FPGA的方法来验证USB 3.2 Gen2x1 Device IP,包括:

USB 3.2 Gen2x1 Device IP:实现、验证和物理验证

USB 3.2 Gen2x1 Device IP的实现挑战

欢迎关注SmartDV全资子公司微信公众号:

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关于作者:Philipp Jacobsohn

Philipp JacobsohnSmartDV的首席应用工程师,他为北美、欧洲和日本地区的客户提供设计IP和验证IP方面的支持。除了使SmartDV的客户实现芯片设计成功这项工作,Philipp还是一个狂热的技术作家,乐于分享他在半导体行业积累的丰富知识。在2023年加入SmartDV团队之前,PhilippJ. HauggSynopsysSynplicityEpson Europe ElectronicsLattice SemiconductorsEBV ElektronikSEI-Elbatex等担任过多个管理和现场应用职位。Philipp在瑞士工作。

关于作者:Sunil Kumar

Sunil KumarSmartDVFPGA设计总监。作为一名经验丰富的超大规模集成电路(VLSI)设计专业人士,Sunil在基于FPGAASIC原型设计(包括FPGA设计、逻辑综合、静态时序分析和时序收敛)和高速电路板设计(包括PCB布局和布线、信号完整性分析、电路板启动和测试)等方面拥有丰富的专业知识。在2022年加入SmartDV团队之前,SunilL&T Technology Services Limited担任过项目经理和项目负责人职位。Sunil在印度工作。

关于智权半导体

智权半导体科技(厦门)有限公司是SmartDV Technologies™在华设立的全资子公司,其目标是利用SmartDV全球领先的硅知识产权(IP)技术和产品,以及在地化的支持服务来赋能中国集成电路行业和电子信息产业。目前,SmartDV在全球已有300家客户,其中包括十大半导体公司中的七家和四大消费电子公司。

SmartDV2007年由经验丰富的ASIC设计专业人员迪帕克·库马尔·塔拉、杜尔加·拉克什米·塔拉和卡维塔·塔拉·哈里多斯在印度创办。自成立以来,SmartDV一直专注于IP领域并不断推出广受市场欢迎的IP产品,这得益于我们在集成电路IP领域内发展出来的独具创新的技术与方法。

通过将专有的SmartCompiler™技术与数百位专家工程师的知识相结合,SmartDV可以快速、经济、可靠地定制IP,以实现您独特的设计目标。因此,无论您是为下一代SoCASICFPGA寻找基于标准的设计IP,还是寻求验证解决方案(VIP)来测试您的芯片设计,您都会发现SmartDVIP非常容易集成,并在性能上可力助您的芯片设计实现差异化。

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