Cadence

Cadence 推出新版 Palladium Z2 应用，率先支持四态硬件仿真和混合信号建模技术来加速 SoC 验证
四态硬件仿真应用可加速需要 X 态传播的仿真任务
Tempus DRA 套件加速先进节点技术
在身处技术驱动的大环境中，半导体设计需要做到更迅速、更节能以及更稳健。为了满足这一需求，半导体制造企业需要不断突破技术创新。通过对更多参数及其影响的分析，客户才能实现较现行设计方法更优秀的 PPA 目标。例如，全局额定值或全局的裕度会造成性能和功耗的显著浪费。
从 L1~L5 自动驾驶芯片发生了哪些变化？
2018 年，汽车行业“缺芯”潮来得猝不及防，而后波及所有电子元器件品类，自此汽车电子“一芯难求”成为街头巷尾热议的话题。今天，我们看到经过几年的上游扩产，叠加近期汽车终端市场的不景气因素，缺芯现象得到明显缓解，仅剩下少部分主控芯片依旧维持长交付周期的状态。
Cadence 推出面向硅设计的全新 Neo NPU IP 和 NeuroWeave SDK，加速设备端和边缘 AI 性能及效率
Neo NPU 可有效地处理来自任何主处理器的负载，单核可从 8 GOPS 扩展到 80 TOPS，多核可扩展到数百 TOPS
大模型应用：激发芯片设计新纪元
2023 年，生成式 AI 如同当红炸子鸡，吸引着全球的目光。当前，围绕这一领域的竞争愈发白热化，全球陷入百模大战，并朝着千模大战奋进。在这场潮流中，AI 芯片成为支撑引擎，为大模型应用提供强有力的支持。
Cadence 推出新一代可扩展 Tensilica 处理器平台，推动边缘普适智能取得新进展
业界卓越的 Tensilica Xtensa LX 平台第 8 代已经上线，可提供显著的系统级性能增强，同时确保理想能效
Cadence 推出 Joules RTL Design Studio，将 RTL 生产力和结果质量提升到新的高度
将 RTL 收敛速度加快 5 倍，结果质量改善 25%
Cadence 发布面向 TSMC 3nm 工艺的 112G-ELR SerDes IP 展示
3nm 时代来临了！Cadence 在 2023 年 TSMC 北美技术研讨会期间发布了面向台积电 3nm 工艺（N3E）的 112G 超长距离（112G-ELR）SerDes IP 展示，这是 Cadence 112G-ELR SerDes IP 系列产品的新成员。
统一 AI/ML 解决方案加速验证曲线收敛
保证覆盖率的同时优化仿真回归
Cadence 推出开拓性的 Virtuoso Studio，以人工智能为助力，开启模拟、定制和 RFIC 设计的未来
这是一个业界用于打造差异化定制芯片的领先平台，可借助生成式 AI 技术显著提升设计生产力；