等长

PCB设计十大误区-绕不完的等长（五）

由 cathy 提交于周五, 29 一月 2021 - 11:45

作者：吴均一博科技高速先生团队队长

1、串行总线来了

绕线话题从开篇到结尾，花了好几个月哈，老是出差，没有时间静下来写东西。不过或许出差也只是借口，而是因为时序绕线这个话题实在是有点难写好吧。不管怎么说，挖下的坑是一定要埋上的，今天就是绕不完的等长的最后一篇，串行总线来了。

上一篇文章发出来之后，不少网友回复说，DDR3的同组数据并不需要做到5mil等长这么严格呀。看到这样的回复，高速先生们都是热泪盈眶：“同志，见到你真好……”。说实话，写这个系列文章还是有点私心的，希望以后不会再收到客户提出的+/-1mil，+/-0.5mil等长这样的要求，我们已经是很满足了。+/-5mil或者+/-10mil，这已经不是个事了，咬咬牙，加点班，这个等长我们就忍了。

到了串行总线，貌似速率更高了，大家对等长的要求也更严格了。那么串行总线到底是什么鬼？

作者：吴均一博科技高速先生团队队长

第一个争议性话题来了：等长越严格，时序裕量越大，系统越稳定！

作者：吴均一博科技高速先生团队队长

1、源同步总线时序

上一篇文章不知道大家有没有看晕了，讲时序确实是吃力不讨好哈。看看上一篇文章大家的回复：

@南昌米粉-萝卜妈：最大还是受限于Tco，一般2点几个ns，速率越高时序越难满足，所以共同时钟就升级为源同步，信号时钟从同一个芯片发出。

@绝对零度：主要因素是时钟的串扰，数据的Tco难以减小。解决方法就是使用源同步时钟系统，和差分时钟。典型应用就是DDR。

@山水江南：共同时钟总线的数据时长与时钟时长不匹配，还受时序偏差最大的通道影响，如：时钟偏差、数据偏差、Jitter、串扰等。使用源同步时钟，让时钟和每Bit数据一起发送，消除时钟和数据的偏差。

PCB设计十大误区-绕不完的等长（二）

由 cathy 提交于周二, 26 一月 2021 - 11:32

作者：吴均一博科技高速先生团队队长

Part 1、关于等长与等时

绕线系列的第一篇文章发完之后，就开始准备美国研讨会，然后就是长达一个月的出差。终于有时间继续这个话题了，先来看看之前大家的回复，我隐去了回复者的名字，只保留了答案：

游戏开始，大家直接回复高速先生本微信号，列举下自己做过的，或者认可的等长设计要求，之前的部分答复如下：

<center><img src="http://mouser.eetrend.com/files/2021-01/博客/100061329-120788-1.png" alt=“"></center>
…… ……

之前也提过，现在流行重要的事情说三遍：

PCB设计十大误区-绕不完的等长（一）

由 cathy 提交于周一, 25 一月 2021 - 14:12

作者：吴均一博科技高速先生团队队长

1、关于等长

第一次听到“绕等长工程师”这个称号的时候，我和我的小伙伴们都惊呆了。每次在研讨会提起这个名词，很多人也都是会心一笑。

不知道从什么时候起，绕等长成了一种时尚，也成了PCB设计工程师心中挥不去的痛。需要等长设计的总线越来越多，等长的规则越来越严格。5mil已经不能满足大家的目标了，精益求精的工程师们开始挑战1mil，0.5mil……还听过100%等长，没有误差的要求。

为什么要等长，等长的重要性

在 PCB 设计中，等长走线主要是针对一些高速的并行总线来讲的。由于这类并行总线往往有多根数据信号基于同一个时钟采样，每个时钟周期可能要采样两次（DDR SDRAM）甚至 4 次，而随着芯片运行频率的提高，信号传输延迟对时序的影响的比重越来越大，为了保证在数据采样点（时钟的上升沿或者下降沿）能正确采集所有信号的值，就必须对信号传输的延迟进行控制。等长走线的目的就是为了尽可能的减少所有相关信号在 PCB 上的传输延迟的差异。

至于 USB/SATA/PCIE 等串行信号，并没有上述并行总线的时钟概念，其时钟是隐含在串行数据中的。数据发送方将时钟包含在数据中发出，数据接收方通过接收到的数据恢复出时钟信号。这类串行总线没有上述并行总线等长布线的概念。但因为这些串行信号都采用差分信号，为了保证差分信号的信号质量，对差分信号对的布线一般会要求等长且按总线规范的要求进行阻抗匹配的控制。

绕等长的命令和技巧

方法一：

第一步：连接好需要绕等长的线。
第二步：T+R 开始绕等长，TAB 键调出等长属性设置框，如下图：