作者：电子创新网张国斌
Notus封装PCB多物理仿真平台荣获2026中国工博会国芯展创新成果奖
今天，2026中国工博会隆重开幕！芯和半导体传来喜讯！芯和半导体 Notus封装PCB多物理仿真平台荣获2026中国工博会国芯展创新成果奖，这是芯和系统级EDA连续第二年在中国工博会获得重要奖项。
2025年，芯和3DIC Chiplet先进封装仿真平台 Metis 荣获中国国际工业博览会CIIF大奖，芯和成为首家获得该奖项的国产EDA企业。两个获奖产品对应了不同的设计层级：Metis面向以Chiplet、多Die、HBM和2.5D/3D先进封装为代表的芯片级算力系统；Notus服务于AI服务器、高速存储、智能终端等整机级算力系统的设计、仿真与优化。
连续两年、两个不同层级的产品获奖，进一步验证了芯和“芯片到系统”的系统级EDA整体解决方案能力。
为什么AI时代需要系统级EDA？
AI时代，算力已经越来越取决于整个系统的协同能力。更强的GPU、CPU和AI加速芯片，需要与先进封装、高带宽存储、高速互连、供电和散热等关键环节协同工作，最终形成稳定、高效运行的计算系统。芯片性能能否充分释放，越来越取决于系统设计能力。
这也对EDA提出了新的要求。
如果说传统EDA的核心任务，是帮助工程师把芯片设计出来，那么AI时代的系统级EDA，需要进一步回答一个问题：如何让设计好的芯片，在真实的计算系统中充分发挥性能？
以AI服务器为例，GPU算力持续提升，HBM带宽不断增长，芯片之间的互连速率也在快速提高。但当这些芯片进入实际系统后，设计挑战并不会随之消失，反而可能更加复杂。高速信号是否能够稳定传输，供电网络能否满足瞬态电流需求，热量能否及时导出，以及温度变化是否会影响信号完整性和器件可靠性，都将决定整个系统最终能够达到怎样的性能水平。
问题在于，这些挑战并不分别存在于孤立的设计环节中。
芯片封装中的寄生参数会影响高速信号传输，PCB走线与连接器会进一步改变通道特性；功耗上升带来温升，温度变化又可能影响材料特性、电气参数和系统可靠性。单独优化芯片、封装或PCB，并不必然意味着整个系统达到最优。
这正是系统级EDA需要解决的问题。
它将分析对象从单一芯片或单一电路板，扩展到芯片、封装、PCB乃至整机系统，并通过信号完整性（SI）、电源完整性（PI）、电磁兼容（EMC）、热分析及相关多物理场仿真，帮助工程师理解不同设计层级之间的相互影响。
更重要的是，系统级EDA不应止步于把不同工具的仿真结果汇总到一起，而应尽可能让不同层级的设计数据、模型和分析结果形成闭环，使工程师能够在系统设计早期发现问题，并据此调整设计参数。
因此，系统级EDA的价值不只是提升仿真效率，更在于改变硬件系统的设计方式：从各个环节分别优化，走向跨层级协同设计；从产品完成后的问题验证，走向设计过程中的性能预测与优化。
芯和半导体副总裁仓巍
据芯和半导体副总裁仓巍介绍，芯和系统级EDA覆盖从芯片到系统的设计空间：既面向多Die、Chiplet、HBM等芯片级算力系统，也面向AI服务器、高速存储、智能终端等整机级算力系统中的高速互连、供电、散热和多物理协同问题。
2025年的Metis和2026年的Notus，分别从芯片级与整机级两个关键层面，为芯和系统级EDA整体能力提供了产品和奖项验证。
一个硬核底座，两项关键创新，推动仿真走向设计
仓巍介绍说Notus此次获奖，建立在芯和长期积累的自主技术基础之上。其中的核心底座，是自主多物理仿真求解能力。Notus集成了芯和获得国家科技进步奖一等奖的相关核心技术，覆盖信号、电源、电热、热应力等多物理仿真，为系统设计提供自主可控的计算基础。
在这一过程中，AI负责理解任务、组织流程和辅助探索，专业求解器负责提供物理计算依据。两者各司其职，才能兼顾自动化效率与工程可信度。
在这一硬核底座之上，Notus进一步形成了两项面向系统设计的重要创新。
第一是多物理协同。在高功耗AI硬件中，信号、电源、温度等物理问题相互影响。供电变化可能带来温升，温度变化又会反过来影响电气性能。Notus通过多物理协同分析，把这些相互关联的问题放到更连续的设计与仿真环境中处理，使工程判断更加接近产品实际运行状态。
第二是AI for EDA。芯和通过AI智能体平台 AgentEvo，将AI进一步带入设计与仿真流程。AI智能体能够理解工程任务、调用专业EDA工具，并参与问题定位、参数分析、方案探索和设计优化；EDA平台则负责提供可信的物理计算与验证结果。
多物理仿真解决的是复杂系统的物理行为如何被准确描述和计算；AI智能体则有机会将这些计算能力组织进更完整的工程流程。例如，在高功耗服务器设计中，当仿真发现局部供电压降或温升异常时，智能体可以辅助工程师定位相关区域，调用相应的分析工具，比较不同参数和设计方案，再将结果交由专业仿真引擎进行验证。
自主求解保证计算可信，多物理协同解决系统耦合问题，AI智能体提升设计探索和工程自动化水平。三方面能力结合，使仿真进一步前移到设计过程，推动“仿真验证设计”向“仿真驱动设计”演进。
产业验证：从Chiplet、CPO到AI服务器与AI PC
目前，芯和系统级EDA已经在多个AI产业关键场景形成客户验证。
Chiplet先进封装： 芯和已在芯耀辉等用户应用中，实现多Die+HBM超大规模封装PDN整体提取，支持数十万量级器件挂载；在代表性小尺寸场景中仿真提速60倍，并进一步沉淀为面向下游AI芯片客户的标准化交付流程。
CPO光电共封装： 芯和已在易卜半导体等用户应用中，面向3.2T CPO及200Gbps单通道高速互连，完成从超高频SI、电光界面寄生到电热协同的全链路仿真验证，并在超大规模2.5D封装中完成工程验证。
PCIe 6.0高速存储： 芯和已在英韧科技等用户项目中，围绕新一代PCIe 6.0主控，将仿真范围从封装延伸至SSD PCB和完整高速通道，支撑主控芯片性能向SSD系统性能转化。
AI服务器： 芯和已在超聚变等用户应用中，支撑70K Pin、6kW功耗级服务器单板设计，通过电热协同仿真解决高密度服务器供电与热可靠性问题，验证了国产多物理仿真软件面向高功率AI算力系统的工程能力。
AI PC： 在与联想的联合开发中，芯和将AI智能体引入AI PC的PCB设计以及多物理仿真流程，覆盖智能建库、设计检查、布局及Memory、PI、HSIO等专业任务，推动EDA Agent逐步参与企业级硬件设计与仿真流程。
从Chiplet先进封装、CPO光电共封装，到PCIe 6.0高速存储、AI服务器和AI PC，这些应用从不同侧面验证了芯和系统级EDA覆盖芯片级与整机级算力系统的工程能力。
总结
将芯和目前的应用案例放在一起观察，可以发现一个值得关注的趋势：系统级EDA的应用边界，正在随着AI计算系统的复杂化而不断扩展。
在Chiplet和先进封装领域，设计挑战集中于多Die互连、HBM集成、封装供电网络以及大规模封装中的信号与电源完整性问题；在CPO领域，电信号与光信号的转换、高速电互连和热管理相互交织；到了PCIe 6.0 SSD和AI服务器，分析对象进一步扩展到封装、PCB、高速通道、供电网络以及热可靠性。
这些场景看起来差异很大，但背后有一个共同点：性能瓶颈越来越难以通过优化某一个器件或某一个设计环节独立解决。
这也在改变系统级EDA的竞争逻辑。
过去，工程师可以针对某个具体问题选择相应的分析工具。但随着设计复杂度提升，如果不同工具之间缺少有效的数据衔接，工程师就需要反复转换模型、整理数据、校验边界条件，再人工判断不同仿真结果之间的关系。这不仅增加了设计成本，也可能使跨层级问题难以及时暴露。
因此，未来系统级EDA的竞争力，不能只看某一个求解器的速度，或者某一项仿真功能是否领先，还要看平台能否覆盖完整的设计场景，能否在不同层级之间保持模型和数据的一致性，以及能否将分析结果进一步转化为可执行的设计优化。
芯和连续两年获奖的Metis与Notus，恰好对应了这一发展方向中的两个关键层级：前者面向Chiplet、多Die和先进封装，后者面向PCB及整机级系统中的多物理分析。结合其在高速存储、CPO、AI服务器和AI PC等场景的应用，芯和正在尝试将分散在不同设计阶段的仿真需求，纳入更完整的系统级EDA能力体系。
从芯片级算力系统到整机级算力系统，从可信多物理仿真到AI智能设计，芯和正在围绕“芯片到系统”，构建面向AI时代的系统级EDA能力，为下一代算力系统提供自主设计与仿真的工业软件基础。（完）
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