PLL

本实验活动介绍锁相环(PLL)。PLL电路有一些重要的应用，例如信号调制/解调（主要是频率和相位调制）、同步、时钟和数据恢复，以及倍频和频率合成。在这项实验中，您将建立一个简单的PLL电路，让您对PLL操作有基本的了解。

ADRF6820是一款高度集成的解调器和频率合成器，非常适合用于高级通信系统。它内置一个宽带I/Q解调器、一个小数N/整数N分频锁相环(PLL)以及一个低相位噪声多核压控振荡器(VCO)。

锁相环（PLL）是一种反馈系统，其中电压控制振荡器（VCO）和相位比较器相互连接，使得振荡器可以相对于参考信号维持恒定的相位角度。在使用PLL的过程中您都遇到过哪些问题呢？

对于数字波束成形相控阵，要生成本地振荡器（LO），通常会考虑的实现方法是向分布于天线阵列中的一系列锁相环分配常用基准频率。对于这些分布式锁相环，目前文献中还没有充分记录用于评估组合相位噪声性能的方法。

在分布式系统中，共同噪声源是相关的，而分布式噪声源如果不相关，在 RF 信号组合时就会降低。对于系统中的大部分组件，这都可以非常直观地加以评估。对于锁相环，环路中的每个组件都有与之相关联的噪声传递函数，它们的贡献是控制环路以及任何频率转换的函数。这会在尝试评估组合相位噪声输出时增加复杂性。本文基于已知的锁相环建模方法，以及对相关和不相关贡献因素的评估，提出了跟踪不同频率偏移下的分布式PLL贡献的方法。

对于任何无线电系统，都需要为接收器和激励器精心设计 LO生成的实现方法。随着数字波束成形在相控阵天线系统中不断普及，需要在大量分布式接收器和激励器中分配 LO 信号和基准频率，这让设计变得更加复杂。

在系统架构层面需要权衡的因素包括，分配所需的LO频率或分配较低的频率基准，以及在靠近使用点的物理位置产生所需的LO。通过锁相环从本地产生 LO 是一种高度集成的现成选项。下一个挑战是评估来自各种分布式组件以及集中式组件的系统级相位噪声。

锁相环(PLL)电路存在于各种高频应用中，从简单的时钟净化电路到用于高性能无线电通信链路的本振(LO)，以及矢量网络分析仪(VNA)中的超快开关频率合成器。

今天，我们就参考上述各种应用来介绍PLL电路的一些构建模块，以指导器件选择和每种不同应用内部的权衡考虑，这对新手和PLL专家均有帮助。

ps. 本文参考 ADI 的 ADF4xxx 和 HMCxxx 系列PLL和压控振荡器 (VCO)，并使用 ADIsimPLL（ADI 内部PLL电路仿真器）来演示不同电路性能参数。

基本配置：时钟净化电路

锁相环的最基本配置是将参考信号(FREF)的相位与可调反馈信号(RFIN)F0的相位进行比较，如图1所示。

简介

目前的行业趋势表明，永磁同步电机（Permanent Magnet Synchronous Motor，PMSM）是电机控制应用设计人员的首选电机之一。与同类别的其他电机相比，它具有高功率密度、快速动态响应和高效率等优势，再结合其能够降低制造成本和改善磁性能的特点，永磁同步电机是产品大规模实现的理想推荐。

Microchip生产各种16位和32位单片机（MCU）以实现对所有类型电机的高效、稳健和多功能控制，并且提供必要工具集的参考设计，这将加快新产品的学习速度并缩短新产品的开发周期。有关适用于电机控制的32位MCU的更多信息，请参见“适用于电机控制应用的32位MCU的架构亮点”。

你知道吗？

利用手动频段选择，锁定时间可从典型值 4.5 ms 缩短到典型值 360 μs。

本文以高度集成的解调器和频率合成器 ADRF6820 为例，告诉大家如何手动选择频段以缩短PLL锁定时间。

PLL 锁定

PLL 锁定过程包括两个步骤：

1、通过内部环路自动选择频段（粗调）。在寄存器配期间，PLL 首先根据内部环路进行切换和配置。随后由一个算法驱动 PLL 找到正确的 VCO 频段。

2、通过外部环路细调。PLL 切换到外部环路。鉴相器和电荷泵配合外部环路滤波器工作，形成一个闭环，确保 PLL 锁定到所需频率。校准大约需要 94,208 个鉴频鉴相器 (PFD) 周期；对于一个30.72 MHz fPFD，这相当于3.07 ms。

PLL 锁定时间

锁相环(PLL)是现代通信系统的基本构建模块PLLs 通常用在无线电接收机或发射机中，主要提供"本振"(LO)功能；也可用于时钟信号分配和降噪，而且越来越多地用作高采样速率模数或数模转换的时钟源。

由于每一代PLL的噪声性能都在改善，因此电源噪声的影响变得越来越明显，某些情况下甚至可限制噪声性能。我们今天讨论下图1所示的基本PLL方案，并考察每个构建模块的电源管理要求。

<center><img src="http://mouser.eetrend.com/files/2018-02/wen_zhang_/100010309-35639-1.jp…; alt="图1.显示各种电源管理要求的基本锁相环" width="600"></center><center>图1.显示各种电源管理要求的基本锁相环</center>

尤其在无线通信运用中，常常需要以非常短的时间切换PLL（锁相环）合成器的输出频率。在这类情况下，人们经常希望在相对较大的频率跳变之后，以不到20us时间实现稳定的输出频率。以下我们将介绍，集成了VCO的超低噪声和超低寄生0.37/GHz至6.93GHz整整N PLL合成器LTC6946怎样才能实现这样的目标

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时钟设备设计使用 I2C 可编程小数锁相环 (PLL)，可满足高性能时序需求，这样可以产生零 PPM（百万分之一）合成误差的频率。高性能时钟 IC 具有多个时钟输出，用于驱动打印机、扫描仪和路由器等应用系统的子系统，例如处理器、FPGA、数据转换器等。此类复杂系统需要动态更新参考时钟的频率，以实现 PCIe 和以太网等其它诸多协议。

时钟 IC 属于 I2C 从器件，需要主控制器来配置内部 PLL 逻辑，其控制逻辑可以写入微控制器内。作为 I2C 主机，微控制器将配置写入时钟 IC 的内部易失性存储器并控制 PLL。因此，可以通过板上 MCU - IC 组合进行系统时钟频率的动态更新。可编程微控制器为高性能时钟 IC 提供控制逻辑能力，通过减少板载 IC和板上走线使整体设计更加紧凑，并降低最终物料成本。

操作理论

图 1 为高性能时钟设备的基本 PLL 架构。该设计使用比例因子为 PLL 输出端口提供时钟合成。最终输出频率的基本公式为：

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