JESD204B

JESD204B是最近批准的JEDEC标准，用于转换器与数字处理器件之间的串行数据接口。它是第三代标准，解决了先前版本的一些缺陷。

本文余下篇幅将探讨推动该规范发展的某些关键的终端系统应用，以及串行低压差分信号(LVDS)和JESD204B的对比。

本文余下篇幅将探讨推动该规范发展的某些关键的终端系统应用，以及串行低压差分信号(LVDS)和JESD204B的对比。

<strong><font color="#FF0000">作者：Ian Beavers</font> </strong>

对于需要一系列同步模数转换器(ADC)的高速信号采样和处理应用，解偏斜和转换器的延迟变化匹配是至关重要的。围绕该特性展开的系统设计极为关键，因为从模拟采样点到处理模块之间的任何延迟失配都会使性能下降。对于交错式处理而言，样本对齐同样是必需的；在交错式处理时，一个转换器样本后紧跟另一个样本，且时间仅为一个时钟周期中的一小部分......

<strong><font color="#FF0000">作者：Ian Beavers,Matt Felmlee Analog Devices</font> </strong>

随着使用多模数转换器(ADC)的高速信号采集应用的复杂性提高，每个转换器互补时钟解决方案将决定动态范围和系统的潜在能力。随着新兴每秒一千兆样本(GSPS) ADC的采样速率和输入带宽提高，系统的分布式采样时钟的能力和性变得至关重要。以高频测量为目标的系统解决方案，例如电气测量仪器仪表和多转换器阵列应用，将需要尖端的时钟解决方案。

选择专门的辅助时钟解决方案对防止ADC动态范围受限非常重要。根据目标输入带宽和频率，时钟抖动可能会反过来限制ADC的性能。转换器的高速JESD204B串行接口的低抖动和相位噪声、分配链路和对齐能力都是对优化系统性能极其重要的时钟属性......

作者：Jonathan Harris，ADI公司应用工程师

<strong>简介</strong>

随着高速ADC跨入GSPS范围，与FPGA(定制ASIC)进行数据传输的首选接口协议是JESD204B。为了捕捉频率范围更高的RF频谱，需要宽带RF ADC。在其推动下，对于能够捕捉更宽带宽并支持配置更灵活的SDR(软件定义无线电)平台的GSPS ADC，高速串行接口(在此情况下即JESD204B)是必不可少的。JESD204B标准是一种分层规范，了解这一点很重要。规范中的各层都有自己的功能要完成。应用层支持JESD204B链路的配置和数据映射。传输层实现转换样本与成帧未加扰八位字之间的映射。加扰层可以选择性地获取八位字并进行加扰或解扰，以便通过延展频谱尖峰来降低EMI效应。加扰在发送器中完成，解扰在接收器中完成。在数据链路层中，可选加扰的八位字编码成10位字符。该层也是产生或检测控制字符的地方，目的是监视和维护通道对齐。物理层即串行器/解串器(SERDES)层，负责以线路速率发送或接收字符。该层包括串行器、驱动器、接收器、时钟和数据恢复电路。图1显示了这些层在JESD204B中的安排。为了更好地理解该规范，详细阐释各层对了解ADC样本如何映射到8B/10B串行字是有好处的。