DDR

GRL通过与FuturePlus的合作伙伴关系，扩大了全球七个实验室所提供的DDR和LPDDR内存测试服务组合

通常大家所说的DDR-400、DDR2-800、DDR3-1600等，其实并非是内存的真正频率，而是业界约定俗成的等效频率，这些DDR1/2/3内存相当于老牌SDR内存运行在400MHz、800MHz、1600MHz时的带宽，因此频率看上去很夸张，其实真正的内核频率都只有200MHz而已！内存有三种不同的频率指标，它们分别是核心频率、时钟频率和有效数据传输频率。核心频率即为内存Cell阵列(Memory Cell Array，即内部电容)的刷新频率，它是内存的真实运行频率；时钟频率即I/O Buffer（输入/输出缓冲）的传输频率；而有效数据传输频率就是指数据传送的频率（即等效频率）。

● SDR和DDR1/2/3全系列频率对照表：
<center><img src="http://mouser.eetrend.com/files/2019-01/wen_zhang_/100016796-56206-r1.p…; alt=“” width="600"></center>

本视频我们将讨论如何为双数据速率存储器即 DDR 存储器供电。

DDR硬件设计要点

1、电源 DDR的电源可以分为三类：

a、主电源VDD和VDDQ，主电源的要求是VDDQ=VDD，VDDQ是给IO buffer供电的电源，VDD是给但是一般的使用中都是把VDDQ和VDD合成一个电源使用。

有的芯片还有VDDL，是给DLL供电的，也和VDD使用同一电源即可。电源设计时，需要考虑电压，电流是否满足要求，电源的上电顺序和电源的上电时间，单调性等。电源电压的要求一般在±5%以内。电流需要根据使用的不同芯片，及芯片个数等进行计算。由于DDR的电流一般都比较大，所以PCB设计时，如果有一个完整的电源平面铺到管脚上，是最理想的状态，并且在电源入口加大电容储能，每个管脚上加一个100nF~10nF的小电容滤波。

布线在设计中占有举足轻重的地位，设计成功的关键就是要保证系统有充足的时序裕量。要保证系统的时序，线长匹配又是一个重要的环节。我们来回顾一下，布线，线长匹配的基本原则是：地址，控制/命令信号与时钟做等长。数据信号与DQS做等长。为啥要做等长?大家会说是要让同组信号同时到达接收端，好让接收芯片能够同时处理这些信号。那么，时钟信号和地址同时到达接收端，波形的对应关系是什么样的呢?我们通过仿真来看一下具体波形。

建立如下通道，分别模拟3的地址信号与时钟信号。

<center><img src="http://mouser.eetrend.com/files/2018-02/wen_zhang_/100010253-35403-d1.p…; alt=“图1 地址/时钟仿真示意图” width="600"></center><center>图1 地址/时钟仿真示意图</center>

DDR 同步动态随机存取存储器（Synchronous Dynamic Random Access Memory， SDRAM）控制器使用双倍数据速率（Dual Data Rate，DDR）版本 2 协议，并遵从 JEDEC 标准 JESD79-2F（2009 年 11 月）的电气接口来实现对外部存储器总线接口的控制。

组件包括带可配置选项的 DDR SDRAM 控制器内核及 DDR 物理接口。

图 55-1 给出了一个显示这些组件如何接口的框图。

<center><img src="http://mouser.eetrend.com/files/2017-12/wen_zhang_/100009311-31469-lin…; alt=“” width="600"></center><center>图 55-1： DDR SDRAM 控制器框图</center>