作者：电子创新网编辑部
在芯片制程工艺逼近物理极限的今天，先进封装已成为半导体行业追求更高性能的关键赛道。近日，英特尔在超大尺寸封装技术上取得重大突破，成功解决了限制超大型芯片制造的封装流体密封瓶颈，将芯片封装尺寸推向24倍光刻掩模尺寸及更远水平。
从“单芯片”到“硅马赛克”
现代芯片设计已不再依赖单一硅片，而是采用芯粒方案——将多个专用芯片通过先进封装技术互联集成。英特尔新墨西哥州里奥兰乔Fab 9先进封装工厂经理Katie Prouty表示：“我们已超越单个大芯片时代，芯片现在就像一座‘硅马赛克’，由多个专用芯粒在单个封装内互联而成。”这座曾在1980年代引领6英寸晶圆制造的工厂，如今已成为英特尔在美国先进封装领域的核心基地。
攻克封装“卡脖子”难题
当封装尺寸成倍扩大时，用于密封芯片与基板间缝隙的底层填料面临流动距离过长、易产生气泡和空隙等严重缺陷。目前，EMIB封装的底层填料最大流动距离约为43mm，标准封装设计仅约22mm，而超大型封装需要填料覆盖更远距离，且气泡更难排除。
英特尔研发团队提出了一套“材料优化、点胶策略改进、固化工艺调优”三维解决方案：通过降低填料粘度延长流动距离，将传统边缘点胶改为多点方式缩短有效流动路径，并结合优化的固化条件彻底消除内部空隙。
测试结果表明，英特尔已在包含18颗芯粒的5倍光罩尺寸EMIB封装上成功实现无空隙封装，更大尺寸的7倍光罩EMIB封装同样达成无空隙结果，Foveros 3D封装也在2倍和4倍光罩尺寸上通过验证，其中2倍产品已通过完整可靠性测试。
五大技术挑战全面突破
除封装密封问题外，英特尔还为超大型芯片的五大物理极限给出了系统性方案：
数据传输方面，内部通过金属层小于2微米的EMIB-T桥接实现每通道64Gb/s速度，外部引入共封装铜缆与共封装光学技术冲刺448Gb/s目标。
供电效率方面，通过在基板及芯片下方嵌入硅电容，提供高达1毫法拉局部能量储存，并将电压调节模块移入封装内部以更快响应功耗变化。
良率控制方面，在每组64条通信通道中增加3至4条冗余通道，将组合良率从97%提升至99%以上，这对超大封装的经济性量产至关重要。
防止翘曲方面，结合低膨胀玻璃核心基板、厚加强环以及超过4500牛顿的压紧力，确保巨型封装在工作时保持平整。
散热管理方面，针对15至25千瓦的整体功耗与局部热点，设计了模块化、多区域独立控制的液冷散热架构，每模组可消散超5千瓦热量。
路线图：从12倍到50倍
英特尔明确，当前已实现封装尺寸达行业标准光罩的8倍水平，计划到2028年落地12倍以上光罩规格的超大封装产品，单颗整合芯片物理尺寸可达240毫米×240毫米，等效24倍光罩面积。远期来看，面板级封装技术将使尺寸超过50倍光罩尺寸。
这次的突破，在于为后摩尔时代的芯片性能跃升开辟了一条不再依赖制程微缩的新路径。当制程红利见顶，行业竞争正从"塞进更多晶体管"转向"更高效率的系统集成"。英特尔攻克流体密封瓶颈，扫清了超大型芯片量产的最后一道障碍——底层填料无空隙成型，让CPU、GPU、存储、I/O等芯粒可在晶圆级平台上高效互联，算力集成不再受限于光罩尺寸。这不仅是英特尔在先进封装赛道的关键落子，更标志着半导体竞争逻辑的根本转变：未来决胜的关键，将是芯粒互联的密度与效率，而非制程节点的纳米数字。超大型芯片时代，已从概念驶入现实。
