作者：电子创新网张国斌
随着计算应用场景愈发多样化，传统通用处理器架构已难以全面兼顾性能、功耗与可定制性。在这种趋势下，RISC-V 以其开放性与高度可扩展性脱颖而出。在第五届RISC-V中国峰会前沿创新技术分论坛上新思科技资深应用工程师毛海雪在其演讲《将RISC-V扩展至VLIW、SIMD架构，应对特定应用工作负载》中，系统性地剖析了如何将RISC-V从基础架构延伸至VLIW（Very Long Instruction Word）与SIMD（Single Instruction, Multiple Data）架构，以满足面向特定应用（如AI推理、音视频处理等）的高性能需求。
RISC-V扩展性的基础逻辑
毛海雪指出RISC-V架构的最大特点之一便是其指令集的可扩展性。毛海雪指出，这种扩展分为两大类：一个是标准扩展（Standard Extensions）：如整数（I）、压缩（C）、浮点（F/D）等，由RISC-V基金会维护，需经过标准流程审核。另一个是定制扩展（Custom Extensions）：由设计团队根据特定应用自定义开发，能够融合多条基础指令，生成一条高效复合指令，从而在保持精简架构理念的同时实现高性能或低功耗。
这种“模块化、可裁剪”的架构哲学使RISC-V极其适用于应用特定处理器（ASIP）的开发场景。
指令级并行与VLIW架构扩展
她指出当应用对并行性提出更高要求时，传统的顺序执行方式已显不足。RISC-V的一个重要扩展方向便是构建静态多发射（Static Multi-Issue）架构，即VLIW。与动态多发射（Dynamic Multi-Issue）相比，VLIW的主要特点包括：
编译器级并行提取：并行化任务由编译器在编译阶段完成。
多槽位指令包：超长指令由多个执行槽组成，每个槽控制不同的功能单元。
适用于专用处理器设计：在性能、面积、功耗之间取得良好平衡，尤其适合音频处理、图像识别、神经网络推理等领域。
毛海雪以MobileNet v3加速器为例，展示了将RISC-V进行VLIW架构扩展后的效果。该处理器在保留RISC-V原有指令和软件生态的基础上，新增了3个向量单元，架构扩展后性能提升了360倍左右。
数据级并行与SIMD/V扩展
她表示另一种常见的并行处理方式是进行RVV扩展，这是一种数据级并行。RVV扩展的硬件实现也比较复杂，扩展后的架构中通常包含400条以上的指令。
RISC-V定制工具链：ASIP Designer助力架构探索
她表示RISC-V扩展不仅依赖设计思想，更需要强有力的EDA工具支持。毛海雪详细介绍了ASIP Designer在架构拓展中的作用：
nML语言建模：通过nML对处理器进行结构性描述，便于快速建模和架构修改。
自动生成SDK：ASIP Designer可在数秒内自动生成完整的软件开发工具链（包括编译器、调试器等），支持高效的软件模拟和验证。
硬件级验证与优化：自动生成可综合RTL代码，并支持PPA（功耗、性能、面积）分析，确保架构设计可落地。
内建大量处理器模板：支持CPU、DSP、AI加速器等不同类别的处理器模型，开发者可直接修改现有模板快速迭代。
这一工具链极大提升了处理器从概念到原型的开发效率，尤其适用于快速迭代、资源受限的芯片项目。
面向未来，拓展RISC-V的性能疆界
RISC-V不仅是一种处理器架构，更是一种设计范式的革新。在数据驱动与边缘智能爆发的时代背景下，如何通过定制扩展释放RISC-V的潜力，成为产业关注的焦点。
毛海雪在本次演讲中提供了清晰的路径指引：
利用定制扩展实现差异化竞争力；
通过VLIW和SIMD等架构形式应对高并行需求；
借助ASIP Designer等工具加速软硬件协同设计。
随着RISC-V生态持续繁荣，这些面向特定工作负载的架构定制化能力，将成为其在AIoT、可穿戴、边缘计算等领域持续推进的核心驱动力。