作者：电子创新网张国斌
在美对华出口管制日益升级、“三大家”EDA巨头断供仍余波未平的当下，EDA/IP国产替代成为中国芯片产业绕不开的关键战役。而合见工软，作为一家2020年才成立的新锐企业，却迅速跻身为国产EDA领域的头部力量，在数字验证、系统级EDA、高性能IP等多个关键环节打下了深厚基础，正在用“全栈自研”的路径重构EDA生态的新坐标。
在第五届RISC-V中国峰会上，合见工软副总裁吴晓忠分享了合见工软如何支持RISC-V设计。
一、EDA产业：从幕后英雄到地缘风暴核心
吴晓忠表示EDA产业虽然体量不大（全球市场约170亿美元），却是整个半导体设计和制造的“源头活水”——正如吴晓忠所言：“小产业托起大产业”，它支撑着全球6000亿美元芯片市场，更间接撑起万亿级数字经济。
但自2020年起，美方对中国芯片产业的打压逐步延伸到EDA/IP环节。特别是：2023年“1202新政”：强制中国芯片企业“二选一”，使用国内代工厂投片，则不得使用“三大家”EDA软件；2024年初“白名单制度”：进一步限制先进工艺芯片的回流控制；2024年5月彻底断供：“三大家”断供达到顶点，直到近期才部分放开。
他表示这意味着只有实现EDA工具和IP核心技术的自主可控，中国芯片设计才真正掌握未来。
二、合见工软核心突破：从验证平台到大模型辅助EDA
合见工软成立于2020年，短短四年发展至近1200人团队、覆盖芯片级EDA、系统级EDA和高性能IP三大产品线，并布局全国十城及海外两个中心，其“全国产+全流程+平台化”特征已初具体系。
核心产品亮点如下：
1. 芯片级EDA：从RTL到DFT全覆盖
功能验证平台：UVHS（硬仿+原型一体）、UVHP（高容量硬件仿真），支持从千万门到460亿门的复杂设计；
虚拟原型系统：结合RISC-V模型，支持RTL未完成状态下的软件预研与早期开发；
DFT全流程工具：覆盖边界扫描、MBIST、ATPG、故障诊断与良率分析，可替代主流工具链，迁移成本低；
结合大模型的“UDA自动生成工具”：支持基于AI自动生成验证代码，是EDA领域的前沿尝试。
2. 案例支撑：支持多个国产算力芯片落地
他分享两个成功案例，一个是“昆明湖”CPU平台：应对多芯片通讯、超高复杂度设计与极端调试挑战，“挑战很多，一个是设计规模变大了，多芯片之间的通讯、这种场景怎么去验。二是性能要求高，因为在上面要跑很复杂的软件，如果性能不够没有办法满足要求。三是调试困难。他们给我们提出了一个非常困难的Debug的要求，完全是以Emu的要求来要求我们。我们给出的答案是我们有自动化流程、自动化割多片多板级联。另外我们的时序驱动分割助力性能目标全面达成。此外，我们有Emu/原型双模多种调试手段。”他强调。
另一个是阿里平头哥玄铁处理器，在这个设计中合见工软实现虚拟原型+原型验证双模开发，在不跨片状态下速率达50MHz，性能指标领先。
三、面向RISC-V的全面支持：从模型到验证到IP栈
吴晓忠明确提到合见工软已实现对RISC-V生态的多维度支持，从早期架构分析、虚拟平台开发，到实物验证与调试，形成完整闭环，主要体现在：
RISC-V模型提供：自研可嵌入式虚拟原型平台，也支持客户自定义模型的接入；
硬件验证适配：Emu与原型双模调试机制，尤其适合RISC-V碎片化架构和快速迭代场景；
IP支持：已覆盖高速接口（如UECMAC）和存储控制器，为RISC-V SoC提供片上连接能力。
这意味着合见工软不仅提供工具链，还开始提供“硬核组件”和“设计底座”。
四、系统级EDA+高性能IP：从芯片到封装的国产支点
他表示合见工软另一个亮点在于其“系统级EDA工具+先进封装支持”的组合方案，这是国产EDA领域罕见的技术深度，该系统支持百万Pin级PCB设计，可胜任先进封装中复杂底座构建；该系统级EDA工具已用于国内头部客户的芯粒互连封装项目；
IP层面，合见也已布局高速SerDes、Ethernet、DDR等关键接口IP，并提供定制化设计服务。这使其在封装、系统设计与IP共研领域，成为国产EDA少数能实现“端到端协同”的玩家。
从“卡脖子”到“补短板”，合见工软撑起国产EDA脊梁
面对“从EDA断供到IP安全”的多维挑战，合见工软以快速产品化、平台化、RISC-V化的路径，在高性能EDA验证、国产DFT工具、高速IP支持、系统封装工具等多个关键领域实现突破，填补了当前国内生态中多个“真空带”。
在吴晓忠所倡导的“坚持自主创新，勇于承担时代使命”旗帜下，合见不仅在补短板，更在塑造一种新的EDA范式：不仅服务于芯片设计，更参与定义设计边界。
RISC-V的繁荣、国产芯片的崛起，需要的不仅是架构的自由，更需要工具的独立。合见，正在成为这种“自由的支撑者”。
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