时钟信号

最近想起来，以前在做EMI整改的时候，出现过低频辐射超标，类似下面这种。

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一般这种问题，我们都会说是时钟线引起的问题。我之前做的产品是摄像头，时钟线加十几根数据线。有一次处理完时钟线后还是超标，因为正好数据线上都串有电阻，我就将电阻都改成了磁珠，想消除因为数据线引起的辐射，改完之后发现还是超标，看不到有明显的改善。

从那时，我就知道了，辐射一般都是时钟线引起的，与数据线关系不大。不过那时，我一直都不明白为什么会如此。

因为在我看来，时钟线和数据线的上升沿都差不多，按说频率分量应该是一样的呀。虽然时钟线的高低电平交替变化会多一些，但是数据线有十几根了，难道加起来还比不上时钟线吗？

实际上数据加起来还真比不上时钟线。

许多模拟电路需要一种时钟信号，或者要求能在一定时间后执行某项任务。对于这样的应用，有各种各样适用的方案。

<strong>1、555定时器</strong>

对于简单的时序任务，可以使用标准的555电路，将它和适当的外部组件一起使用，可以执行许多不同的任务。然而，这种广泛使用的定时器有一个缺点，就是设置不太精确。555定时器通过给外部电容充电和检测电压阈值来工作。这种电路很容易制造，但它的精度很大程度上取决于其电容的实际值。

<strong>2、晶体振荡器</strong>

对于精度要求较高的应用，可以使用晶体振荡器。它们的精度可能很高，但有一个缺点：可靠性偏低。许多参与电气设备维修的人都知道这类元件的故障通常是由大型电解电容引起的。晶体振荡器是引起故障的第二大原因。

<strong>3、小型微控制器</strong>

第三种测量时间长度或生成时钟信号的方法是使用一个简单的小型微控制器。可供选择的此类器件数量繁多，且可以选择各自不同的优化方法。但是，这些器件需要编程，用户需要掌握一定的知识才能使用；此外，由于其采用数字设计，在关键应用中使用时，必须非常小心谨慎。例如，如果微控制器发生故障，整个系统就会出现问题。

在数字电路设计中，时钟信号是一种在高态与低态之间振荡的信号，决定着电路的性能。在应用中，逻辑可能在上升沿、下降沿触发，或同时在上升沿和下降 沿触发。由于溢出给定时钟域的案例极多，故有必要插入缓冲器树来充足地驱动逻辑。时钟树通常带有布线工程师必须满足的延迟、歪曲率、最小功率及信号完整性要求。

当电路从前工序设计人员转移到后工序布线工程师时，可以认为时钟概述与图表是必须沟通的最关键信息。多年以来，由于沟通失误，数以小时、天，甚至是星期计的设计工作沦为白费，需要包括时钟树在内的全套重新合成。
在布线之前，采用极佳的时钟来用于合成及时序约束。约束的时钟定义可能出现在模块的顶层焊盘或引脚;可能出现在宏的输出，如锁延迟环(DLL) 或锁相环(PLL);或者作为产生的时钟出现在除法寄存器上。这些时钟定义可能是，也可能不是布线工程师需要定义时钟树根，以在不同工作模式之间获得最优延迟及平衡歪曲率的领域。前工序及布线工程师之间围绕这些信息的高级别信息沟通以及理解布线工程师怎样运用这些信息，将大幅优化物理设计流程的CTS过程。

<strong>有效CTS的设计技巧</strong>

下面的某些技巧在业界已经使用多年，但基于过去几年的经验，仍然值得重复运用。