智能GaN降压控制器设计——第2部分：配置和优化

作者：James R. Staley，高级产品应用工程经理

摘要

为了提供正确的死区时间延迟，传统上是在控制器中内置固定的预设延迟，或通过外部元件进行一定程度的调整。这种调整需要充分考虑特定FET器件的特性，防止因过驱而造成损坏。这一调整过程可能非常耗时，而且难以准确衡量。为了优化导通和关断摆率与延迟，必须高度重视测量技术。精确的测量能够确保系统在实现最大功率输出的同时，将损耗降至最低，并有效避免损坏开关元件。

引言

本系列文章的第一部分讨论了理解开关电源底层物理原理的重要性，并介绍了如何通过物理手段适当地测量器件的性能表现。在实验台上搭建好电路之后，真正的工作就开始了。与单芯片IC设计不同，控制器用于驱动各种开关器件，因此必须进行一定程度的调整以确保达到最佳性能。如果测量技术不再是问题，栅极和开关波形将能提供有价值的信息，指出哪些元件值需要修改，以防止损坏氮化镓(GaN) FET，并促使运行效率达到最优。

优化栅极连接

为了抑制峰值过冲，应当增大栅极上拉电阻的值。如果栅极缓慢上升且无过冲，则FET不会受损，但控制器会延迟导通或关断以维持设定的死区时间，从而导致与过大栅极电阻相关的转换损耗增加。为了解决这个问题，应当减小栅极上拉电阻。请参见图1来了解栅极电阻对波形的影响。上方波形显示了使用纯PCB走线的栅极测量结果，即顶部和底部栅极（TG和BG走线）的上拉和下拉电阻均为0 Ω。下方波形显示了顶部和底部栅极的上拉和下拉电阻均为10 Ω的测量结果。考虑到理想开关应实现瞬时转换，因此在整个输入电压和输出电流范围内，快速上升且略有过冲（在限值以内）的波形，比过阻尼的栅极波形更为可取。栅极下降波形过冲同样可以通过增大或减小栅极下拉电阻来调整。中间波形在以上两种情况之间取得了良好的平衡：一方面避免了与0 Ω情况相关的过冲，另一方面又不至于像10 Ω情况那样为消除全部过/下冲而引入过多延迟。上拉/下拉线路分离的一个主要优点是能够分别调整每个电阻。请注意，在图1的中间波形中，2 Ω上拉电阻足以抑制过冲；但在图2中，只需1 Ω下拉电阻，即可纠正顶部和底部栅极的上方波形所示的下冲。

图1.串联电阻对栅极摆率（SW上升）的影响。TG：顶部栅极；BG：底部栅极。上方图形显示利用PCB走线进行栅极连接(0 Ω)的测量结果。中间图形显示优化栅极电阻的测量结果。下方图形显示所有栅极皆有10 Ω电阻与栅极驱动引脚串联的测量结果。对于SW节点上升，最关键的值是R_TGPULL-UP。

图2.串联电阻对栅极摆率（SW下降）的影响。TG：顶部栅极；BG：底部栅极。上方图形显示利用PCB走线进行栅极连接(0 Ω)的测量结果。中间图形显示优化栅极电阻的测量结果。下方图形显示所有栅极皆有10 Ω电阻与栅极驱动引脚串联的测量结果。对于SW节点下降，最关键的值是R_TGPULL-DOWN。

布局不当或栅极电阻阻尼设计过于保守，都会带来不良后果。即使从阈值角度保证死区时间接近于零，若转换时间较长，转换损耗也会增加，进而侵占整体效率预算。采用FLIR成像装置进行的热分析证实了这一点。图3非常清楚地显示，在之前的测量中，0 Ω和10 Ω电阻之间的温升接近40°C。这表明在FET承受的热应力尚未超过限值之前，可用功率预算已经出现损失。还有一个需要关注的问题是，底部栅极可能会虚假导通。这种现象表现为振铃波形出现异常膨胀，逐渐接近底部FET的阈值电压。两个FET同时导通绝非好现象！LTC7890和LTC7891具有低阻抗栅极驱动器，有助于防止这种情况，但仍应优化底部栅极下拉电阻。优化栅极驱动电平的过程可确保FET在所有条件下都能使用智能近零死区时间安全切换，但其他模式或死区时间应如何验证呢？

图3.栅极电阻引起的转换损耗的热图像。上方图像是在24 V_IN、12 V_OUT、10 A条件下获得的，所有栅极走线使用PCB走线电阻，导致顶部FET的峰值温度为52.1°C。下方图像是在相同条件下获得的，不过所有栅极走线使用10 Ω电阻。顶部FET温度升高至93.4°C，输出功率未增加。

选择死区时间延迟

在某些情况下，设计人员可能会选择或被要求使用一定量的死区时间。LTC7890和LTC7891具有三种死区时间控制模式，如表1所示。智能近零死区时间伺服模式以严格的时序控制适当的栅极，确保不会残留任何破坏性的能量水平。自适应栅极到栅极死区时间模式使用栅极本身存在的开尔文检测阈值，将死区时间稳定控制在默认的20 ns。RSET可编程死区时间模式使用相同的内部逻辑，但允许将默认的20 ns值在7 ns到60 ns范围内进行精密调整。如果使用另外两种配置中的任一种，则需要使用栅极信号将触发阈值设置为1 V，以验证时序是否按预设执行。

表1.DTC模式配置

选择死区时间时，需要权衡多个因素。为了尽可能降低损耗，应使用智能近零死区时间并依靠智能检测和伺服架构，以最高效率实现尽可能高的功率密度。了解如何设置并通过适当的测量验证死区时间已接近零之后，这通常是最佳选择。图4显示了在优化栅极电阻的情况下，近零死区时间的实际效果。没有可见的反向导通时间，并且没有使用并联肖特基二极管来保护GaN FET，避免了额外的损失。因此，电路效率达到最大，热应力降至最小。然而，如果设计规范要求比近零更长的某个有限量死区时间，则可使用自适应模式，它支持灵活设置任意值，以获得所需的舒适裕度。不过，这会导致GaN FET功率损耗增加，产生更多热量，如图5所示。造成这种额外要求的原因可能是管理层在工程上的保守策略，或者工程师不愿过度偏离传统的MOSFET设计规范。无论如何，LTC7890和LTC7891都为用户提供了充分的选择自由，以适应各种具体需求。当死区时间延长时，务必使用热成像设备，记录极端工作条件下FET的效率和峰值热点温度。此举是为了在预期的工作环境条件下，维持必要的热裕度。与栅极电阻一样，死区时间对FET承受的峰值热应力有直接而明显的影响。在12 V_OUT、10 A的测试条件下，使用优化的栅极电阻时，顶部FET的峰值温度为56.3°C。这意味着，相对于0 Ω PCB走线，温度上升了3°C，但考虑到瞬态期间不存在过压应力导致FET损坏，这样的温升是合理的。然而，当使用R_SET模式将死区时间增加到35 ns（无智能近零或自适应控制的控制器的常见值）时，在相同输出功率下，温度增加10°C以上，达到66.5°C，而且两个FET上都是如此（图6）。显然，在这方面采取保守策略的代价是效率降低和热量增加，进而压缩功耗预算。如果采用智能近零功能，等量的热损耗便可转化为数十瓦的额外输出功率。因此，在确定死区时间的舒适裕度时，究竟应优先遵循传统做法，还是优先考虑实证数据？这值得我们深思。

图4.智能近零死区时间控制转换，使用优化的栅极电阻。请注意，使能此模式主动控制死区时间时，开关节点上没有显示可见的反向导通区域。

图5.35 ns死区时间R_SET模式转换，使用优化的栅极电阻。死区时间控制精确，但开关波形中反映的反向导通周期在2 V时清晰可见，由此产生了相当大的损耗。

图6.死区时间模式导致的转换损耗的热图像。上方图像是在24 V_IN、12 V_OUT、10 A条件下获得的，使用智能近零死区时间模式和优化的栅极电阻，导致顶部FET的峰值温度为56.3°C。下方图像是在相同条件下获得的，不过使用R_SET模式，配置了35 ns（典型值）死区时间。两个FET的温度均升至66.5°C，输出功率未增加。

开发过程中，可以从ADI公司提供的评估参考设计入手，搭建合理的布局。然后，通过严谨的基准测量技术来测量和验证设计。如此，开发者最终将获得一个适合产品化的可靠设计电路。在此过程中，按照本文所述的程序和技术收集数据，可确保数据是准确可信的。深入理解各种权衡因素及其平衡方法之后，工程师能够更好地决定采用何种工作模式、使用什么外部元件值，更重要的是，清楚地知道为何要作出这些决策。这样一来，不仅能缩短设计周期，减少昂贵的迭代过程，还能有效减少系统设计中的挫折。

结语

在宽带隙技术领先厂商的持续推动下，GaN技术正迅速发展，每一代产品的C_G × R_DS(ON)品质因数都有提升。虽然器件尺寸、电容和导通电阻会随着每次迭代而发生变化，但对运行状况进行可靠测量与验证的正确方法始终未变。为了确保设计稳健，并在极端工况下具有足够的安全裕度，在试验台上对原型进行运行验证仍然是不可替代的关键环节。如果设计方案符合数据手册的指导原则，布局布线严格参考了评估板方案，测量方法也依据本文提供的建议进行，那么“一次成功、无需返工”的可能性将大大提高。

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作者简介

James R. Staley是ADI公司的高级产品应用工程经理。他毕业于北卡罗来纳州立大学，为Eta Kappa Nu荣誉学会会员，拥有纳米技术电子工程学士学位，已在半导体行业工作超过25年。他曾在凌力尔特公司和ADI公司担任应用工程、销售应用工程和系统工程等多个职位。他目前主要负责工业和精密仪器电源系统相关工作。James及其家人居住在北卡罗来纳州区罗利市。