串扰

本文主要介绍PCB设计中常见的“3W原则”。 什么是“3W原则” 在PCB设计时，为了减少线间串扰，经常会听说“3W原则”、“20H原则”、“五五规则”等，下面就具体来介绍一下3W原则。3W原则其实就是为了减小串扰，让走线与走线之间保持3倍线宽的间距，这就是所谓的3W规则。

工程界常常使用保护地线进行隔离，来抑制信号间的相互干扰。的确，保护地线有时能够提高信号间的隔离度，但是保护地线并不是总是有效的，有时甚至反而会使干扰更加恶化。使用保护地线必须根据实际情况仔细分析，并认真处理。 保护地线是指在两个信号线之间插入一根网络为GND的走线，用于将两个信号隔离开，地线两端打GND过孔和GND平面相连，如图所示。有时敏感信号的两侧都放置保护地线。 要想加入保护地线，首先必须把两个信号线的间距拉开到足以容纳一根保护地线的空间，由于拉开了信号线的间距，即使不插入保护地线，也会减小串扰。

信号完整性的定义 定义：信号完整性（Signal Integrity,简称SI）是指在信号线上的信号质量。差的信号完整性不是由某一单一因素导致的，而是板级设计中多种因素共同 引起的。当电路中信号能以要求的时序、持续时间和电压幅度到达接收端时，该电路就有很好的信号完整性。当信号不能正常响应时，就出现了信号完整性问题。

随着电路设计高速高密的发展趋势，QFN封装已经有0.5mm pitch甚至更小pitch的应用。由小间距QFN封装的器件引入的PCB走线扇出区域的串扰问题也随着传输速率的升高而越来越突出。对于8Gbps及以上的高速应用更应该注意避免此类问题，为高速数字传输链路提供更多裕量。本文针对PCB设计中由小间距QFN封装引入串扰的抑制方法进行了仿真分析，为此类设计提供参考。 问题分析 在PCB设计中，QFN封装的器件通常使用微带线从TOP或者BOTTOM层扇出。对于小间距的QFN封装，需要在扇出区域注意微带线之间的距离以及并行走线的长度。图一是一个0.5 pitch QFN封装的尺寸标注图。

关于串扰，之前发布过两篇文章，但都浅尝辄止，本文试图从串扰的根本原理出发，重新探讨串扰话题，为高级篇。 提到串扰，对于大多数信号完整性工程师来说，首先想到的应该就是图1所示的典型的串扰原理图和图2所示的典型的串扰波形。

为了更好的理解和解释串扰的各种概念，今天尝试对串扰进行仿真，选择最简单易用的HyperLynx进行一系列的串扰仿真。 1、微带线串扰仿真 1）仿真模型 在HyperLynx中搭建如下电路，U1为驱动端，电路模型为CMOS, 3.3V, 上升沿驱动，U2为接收模式。 在HyperLynx中通过对叠层进行设置，设置传输线为微带线，传输线线宽为9 mil, 线间距为8 mil, 距离走线下方参考层的高度为5 mil, 相对介电常数为3.9，线长为68 inch, 传输延时为10 ns。

1、串扰的概念 串扰是信号完整性中最基本的现象之一，尤其现在大多数电子产品越来越小，PCB板上走线密度越来越大，信号速率越来越高，串扰问题也越来越困扰SI工程师。 到底什么是串扰呢，我们从最直观的一个波形开始，看一看串扰到底会引起什么问题，下图黄色圈内的波形即为受到串扰影响的信号，在信号高电平或低电平产生毛刺，从而影响系统稳定性。 我们知道，当信号沿传输线传播时，在信号路径和返回路径之间将产生电力线；围绕在信号路径和返回路径周围也会产生磁力线。这些电场和磁场还会延伸到周围的空间。

继上一篇“差模（常模）噪声与共模噪声”之后，本文将对“串扰”进行介绍。 串扰 串扰是由于线路之间的耦合引发的信号和噪声等的传播，也称为“串音干扰”。特别是“串音”在模拟通讯时代是字如其意、一目了然的表达。两根线（也包括PCB的薄膜布线）独立的情况下，相互间应该不会有电气信号和噪声等的影响，但尤其是两根线平行的情况下，会因存在于线间的杂散（寄生）电容和互感而引发干扰。所以，串扰也可以理解为感应噪声。 线间耦合有杂散（寄生）电容引发的电容（静电）耦合和互感引发的电感（电磁）耦合。这些耦合现象会引发干扰。下图为每种耦合的示意图以及最简化的等效电路。