英国雷丁--2020年12月7日。将IP模块组装到芯片上的问题是，很难确定它们之间和存储器之间如何互动。虽然IP块已经由供应商单独进行了预先验证，但关键问题是它们如何协同工作，更重要的是，如何优化它们。Sondrel为此开发了新的增强型工作流建模工具，可缩短上市时间，降低客户成本，优化架构设计。
"Synopsys®有一款名为Platform Architect Ultra的建模工具，"Sondrel公司架构主管Paul Martin解释说。"它的'快速计时'IP块揭示了数据如何在芯片上移动，以及如何往返于片外和片上存储器的细节。我们与Synopsys合作开发了增强版的工作流建模块。这些模块使我们能够创建准确的事务模型，这样我们就可以准确地看到数据是如何通过芯片的互连结构和读/写到存储器的。实际的数据内容并不重要，内存和互连结构如何处理数据才是能够识别瓶颈并调整架构以优化系统性能的关键。"
这些增强型模型的好处是，无需在RTL中运行许多不同的仿真，就可以对设计进行微调和时序优化，增强的可视性减少了生成功能验证仿真时满足功能覆盖率要求所需的迭代次数。现在，只需在RTL中运行最后的功能验证仿真作为双重检查。因此，验证时间从几周大幅减少到几天，为客户提供了更低的成本以及更快的上市时间。
Sondrel的创始人兼首席执行官Graham Curren表示："我们是第一家创建这些基于工作流的建模技术的公司。这些增强功能构成了我们性能验证环境（PVE）的一部分，并作为我们设计服务的一部分独家提供给客户。"
背景介绍
仿真建模使用内存和互连IP的TLM2 "快速计时 "模型和 "工作流 "模型来准确模拟核心IP。这使得仿真运行在芯片的性能上，比在RTL中运行快数百倍。这种性能分析可以在几天内对设计架构进行优化，而使用RTL仿真可能需要数周或数月。
仿真可以对性能瓶颈进行详细分析，例如，两个IP块可能会同时试图访问同一个内存页，造成 "打乱"，形成瓶颈，使芯片的速度大大降低。大芯片有许多子系统在周围移动大量的数据，通常具有显著的延迟，因此在架构设计过程中消除任何瓶颈是至关重要的。
关于Sondrel
Sondrel公司成立于2002年，是处理IC创造的每个阶段的值得信赖的合作伙伴。其屡获殊荣的定义和设计ASIC咨询能力与将设计转化为经过测试的批量包装硅芯片的交钥匙服务相辅相成。在整个供应链过程中，这种单一的接触点确保了低风险和更快的上市时间。Sondrel总部位于英国，通过其在中国、印度、法国、摩洛哥和北美的办事处为世界各地的客户提供支持。欲了解更多信息，请访问www.sondrel.com。
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