此次主要测试pll 生成及 串口功能实现
1.pll ip调用
直接使用Tools -》 ip compiler 里进行设置，IP 核目前有 分散式RAM（分散式FIFO 分散式ROM 分散式移位寄存器、双口RAM 单口 RAM)
IP 核1
多路加法、乘法 以及 pll 系统debugcore 及 jtag hub ，相对altera 及Xilinx相对功能少了些
这里使用 logos pll （1.4），使用简单设置， clkin1 设置为系统的输入50Mhz clkout0为要使用的clk 24m，以为 要为串口模块产生时钟，这里采用 9600 8 N 1， 使用24m的主时钟，计算参数正好为整数，方面计数
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这里使能 clkout0输出 设定目标clk 为24M即可
串口逻辑实现
主要实现逻辑是检测 RX 下降沿，然后接收完数据后enable 数据发送，由发送模块发送
串口助手测试
