Achronix与Mentor携手带来高等级逻辑综合(HLS)与FPGA技术之间的连接

winniewei 提交于 周四, 08/30/2018
Achronix与Mentor携手带来高等级逻辑综合(HLS)与FPGA技术之间的连接
  • Achronix的Speedcore系列eFPGACatapult HLS全面支持
  • Catapult HLS为FPGA流程提供集成化设计与开发环境,率先支持5G无线应用

基于现场可编程门阵列(FPGA)的硬件加速器件和嵌入式FPGAeFPGA)半导体知识产权(IP)领导性企业Achronix半导体公司(Achronix Semiconductor Corporation)日前宣布:该公司FPGA技术系列产品已获得其合作伙伴西门子旗下Mentor公司的支持,提供优化的高逻辑综合(HLS)流程

集成开发环境使设计人员能够使用Mentor的Catapult®HLS和Achronix的ACE设计工具快速的用C ++实现FPGA设计此项合作首先已可用于5G无线应用,以减少整体开发工作并提高结果质量(QoR),它适用于任何面向Achronix技术的设计。

Mentor功能强大的Catapult工具和Achronix嵌入式FPGA技术结合在一起,可为那些其SoC设计需要高性能FPGA技术的公司提供了真正独的价值组合这些SoC可以使用经过验证的、基于C语言的设计流程进行配置,”Achronix负责市场营销的副总裁Steve Mensor评论道。 “这种组合型解决方案很好地证明了Mentor和Achronix工程团队之间的紧密合作关系。 我们首先面向的目标应用是5G无线,但是在其他许多需要最快开发时间的细分市场应用中,这项整体解决方案的独特功能都有价值。“

“我们高兴欢迎Achronix加入Mentor OpenDoor计划,并乐于成为Achronix合作伙伴计划的活跃成员。 这种开放且相互配合的合作伙伴关系具有非常高的战略意义,已经证明是有益于我们的共同客户,“Mentor公司Calypto Systems业务市场营销总监Ellie Burns说。 “Achronix eFPGA提供了极大的能,能够适应一款具有现场可编程能力的SoC的后期变化和新要求。 再加上Catapult HLS和C ++的验证速度,芯片设计人员现在可以在几天而不是几周或几个月内轻松地从算法更改转新的低功耗高性能硬件。“

Catapult添加到Achronix设计流程

Catapult HLS添加到Speedcore嵌入式FPGA技术设计流程,使设计人员能够在IP开发的后期阶段进行算法更改,并优化算法和数字微架构。 集成的验证环境支持为已生成寄存器传输级(RTL)的代码去重用软件测试,从而将专用RTL测试台的需求减少80%以上。

Achronix ACE设计工具支持Catapult的RTL构造和原。 目前,用于Achronix的Speedcore eFPGA产品及其Speedster独立FPGA芯片的Achronix逻辑库已集成到流程中。

Achronix高性能和高密度FPGA技术可用于数据中心计算网络和存储中的各种硬件加速应用5G无线基础设施网络加速先进驾驶员辅助系统(ADAS)和自动驾驶汽车。

供货

设计和开发环境的早期版本现已上市。

关于Achronix半导体公司

Achronix是一家私有的、采用无晶圆厂模式的半导体公司,总部位于美国加利福尼亚州圣克拉拉市。公司开发了自己的FPGA技术,该技术是Speedster22i  FPGASpeedcore eFPGA技术的基础。Achronix的所有FPGA产品均由其ACE设计工具提供支持,该工具还集成了对Synopsys Synplify Pro工具的支持。

公司在美国、欧洲和中国都设有销售办公室和代表处,在印度班加罗尔设有一间研发和设计办公室。

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